JPS62219653A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62219653A JPS62219653A JP61060544A JP6054486A JPS62219653A JP S62219653 A JPS62219653 A JP S62219653A JP 61060544 A JP61060544 A JP 61060544A JP 6054486 A JP6054486 A JP 6054486A JP S62219653 A JPS62219653 A JP S62219653A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に、ポリシリコンを用い
て形成した高抵抗素子において素子寸法を微細化し、抵
抗値を増加させるのに好適な半導体装置に関する。
て形成した高抵抗素子において素子寸法を微細化し、抵
抗値を増加させるのに好適な半導体装置に関する。
C従来の技術〕
従来、半導体装置、特にスタティック・ランダム・アク
セス・メモリー(SRAM)においてはポリシリコンの
高い固有抵抗を利用したポリシリコン高抵抗が負荷抵抗
として用いられている。半導体集積回路の高集積化に伴
なって高抵抗ポリシリコンを微細化する必要が生じてい
る。しかし。
セス・メモリー(SRAM)においてはポリシリコンの
高い固有抵抗を利用したポリシリコン高抵抗が負荷抵抗
として用いられている。半導体集積回路の高集積化に伴
なって高抵抗ポリシリコンを微細化する必要が生じてい
る。しかし。
ポリシリコン中では、配線領域を形成するために導入さ
れる導電性不純物(n型ではリン、ヒ素。
れる導電性不純物(n型ではリン、ヒ素。
アンチモン等、p型では硼素、アルミニウム、ガリウム
等)の拡散が非常に速いため、熱処理によって大きな横
方向拡散が起こり微細な寸法の高抵抗ポリシリコンを形
成できない。また、メモリーを微細化しつつ消費電流を
増大させないためには抵抗値を増加させることが必要で
あるが、このための一対策として抵抗素子の幅を加工限
度まで小さくした上で寸法を長くするかポリシリコンの
膜厚を薄くすることが必要である。しかし、ポリシリコ
ンの膜厚を薄くすると配線領域の抵抗が増大し、また、
均一に形成することが難しくなる。また、寸法を長くす
ることは素子の高集積化を阻げる。このような、微細化
と高抵抗化の両方の要請に対し特開昭55−82458
号に記載のように、ポリシリコンの高抵抗領域に酸素又
は窒素をイオン打込みすることによりポリシリコンの性
質が変化し。
等)の拡散が非常に速いため、熱処理によって大きな横
方向拡散が起こり微細な寸法の高抵抗ポリシリコンを形
成できない。また、メモリーを微細化しつつ消費電流を
増大させないためには抵抗値を増加させることが必要で
あるが、このための一対策として抵抗素子の幅を加工限
度まで小さくした上で寸法を長くするかポリシリコンの
膜厚を薄くすることが必要である。しかし、ポリシリコ
ンの膜厚を薄くすると配線領域の抵抗が増大し、また、
均一に形成することが難しくなる。また、寸法を長くす
ることは素子の高集積化を阻げる。このような、微細化
と高抵抗化の両方の要請に対し特開昭55−82458
号に記載のように、ポリシリコンの高抵抗領域に酸素又
は窒素をイオン打込みすることによりポリシリコンの性
質が変化し。
導電性不純物の拡散を抑制する効果が起こって横方向拡
散が低減されることを利用して、微細な寸法で抵抗値の
大きい高抵抗ポリシリコンを形成した構造が提案されて
いる。また、このときのイオン打込みのマスクとなる不
純物添加膜からの不純物拡散により配線領域を自己整合
的に形成する方法が提案されている。
散が低減されることを利用して、微細な寸法で抵抗値の
大きい高抵抗ポリシリコンを形成した構造が提案されて
いる。また、このときのイオン打込みのマスクとなる不
純物添加膜からの不純物拡散により配線領域を自己整合
的に形成する方法が提案されている。
上記従来構造では、ポリシリコン層内に酸素又は窒素が
深さ方向に均一に導入されていない場合、横方向拡散に
より抵抗値が低下するという問題がある。また、これを
避けるため、酸素または窒素を深さ方向に均一に導入し
ようとすると膜厚が厚い場合イオン打込み電圧を変えて
高いドーズ量打込む必要がありスループットが上がらな
い。膜厚を薄くすると前述、のように配線領域の抵抗が
増加し、均一性が悪くなるという問題点がある。
深さ方向に均一に導入されていない場合、横方向拡散に
より抵抗値が低下するという問題がある。また、これを
避けるため、酸素または窒素を深さ方向に均一に導入し
ようとすると膜厚が厚い場合イオン打込み電圧を変えて
高いドーズ量打込む必要がありスループットが上がらな
い。膜厚を薄くすると前述、のように配線領域の抵抗が
増加し、均一性が悪くなるという問題点がある。
また、上記の自己整合的形成法では配線領域への不純物
拡散を不純物添加膜からの拡散によっているため不純物
濃度を制御することが難しく、また、ポリシリコン層と
不純物添加膜の間に絶縁膜が残存しているとその領域の
不純物拡散が進まないため、配線抵抗のばらつきや歩留
りの低下を招くという問題があった。配線領域の不純物
濃度を制御するため、配線領域への導電性不純物導入を
ホトリソグラフィー法を用いてイオン打込み法により行
なう方法ではホトリソグラフィ一工程が増加するため合
せ誤差を見込む必要があるため寸法の微細化が阻げられ
、ばらつきも生じやすいという問題がある。また、ポリ
シリコン層全面に導電性不純物を導入し、高抵抗領域に
酸素又は窒素をイオン打込みする方法では高抵抗領域の
抵抗を増加させるために酸素又は窒素を極めて高濃度導
入する必要があり、スループットが上げられないという
問題がある。また、ポリシリコン層全面に酸素又は窒素
をイオン打込みし、配線領域のみに導電性不純物を導入
する方法では、導電性不純物の拡散が十分に抑制され微
細で抵抗値の高い高抵抗ポリシリコンが形成できるが、
配線領域の抵抗が増大するため、このポリシリコン層を
配線として用いることが難しくなるという問題がある6
本発明の目的は、微細で抵抗値の高い高抵抗領域と、こ
の高抵抗領域と自己整合的に分離形成され不純物濃度が
制御さればらつきが小さく抵抗値の低い配線領域からな
る半導体装置を提供することにある。
拡散を不純物添加膜からの拡散によっているため不純物
濃度を制御することが難しく、また、ポリシリコン層と
不純物添加膜の間に絶縁膜が残存しているとその領域の
不純物拡散が進まないため、配線抵抗のばらつきや歩留
りの低下を招くという問題があった。配線領域の不純物
濃度を制御するため、配線領域への導電性不純物導入を
ホトリソグラフィー法を用いてイオン打込み法により行
なう方法ではホトリソグラフィ一工程が増加するため合
せ誤差を見込む必要があるため寸法の微細化が阻げられ
、ばらつきも生じやすいという問題がある。また、ポリ
シリコン層全面に導電性不純物を導入し、高抵抗領域に
酸素又は窒素をイオン打込みする方法では高抵抗領域の
抵抗を増加させるために酸素又は窒素を極めて高濃度導
入する必要があり、スループットが上げられないという
問題がある。また、ポリシリコン層全面に酸素又は窒素
をイオン打込みし、配線領域のみに導電性不純物を導入
する方法では、導電性不純物の拡散が十分に抑制され微
細で抵抗値の高い高抵抗ポリシリコンが形成できるが、
配線領域の抵抗が増大するため、このポリシリコン層を
配線として用いることが難しくなるという問題がある6
本発明の目的は、微細で抵抗値の高い高抵抗領域と、こ
の高抵抗領域と自己整合的に分離形成され不純物濃度が
制御さればらつきが小さく抵抗値の低い配線領域からな
る半導体装置を提供することにある。
上記目的は、ポリシリコンよりなり、その結晶粒の大き
さと同程度の厚さの高抵抗領域とその両端に設けられポ
リシリコンの結晶粒の大きさより厚い配線領域から構成
させることにより達成される。
さと同程度の厚さの高抵抗領域とその両端に設けられポ
リシリコンの結晶粒の大きさより厚い配線領域から構成
させることにより達成される。
ポリシリコンをその結晶粒の大きさく通常0.1μm以
下)と同程度に薄くすると結晶粒界の存在する割合が少
なくなる。ポリシリコン中の速い不純物拡散は結晶粒界
を通る拡散によるものであるから、結晶粒界の存在する
割合が少なくなると配線領域からの不純物拡散は抑制さ
れ微細な寸法形状が可能となる。また、膜厚が薄くなる
と電流縁路が小さくなるため抵抗値は増加する。高抵抗
領域のポリシリコン膜厚が薄く、配線領域のポリシリコ
ン膜厚が厚い構成となっているため、配線領域にのみ所
望の量の不純物が自己整合的に導入される。また、配線
領域のポリシリコン膜厚は薄くないため抵抗値が増加す
ることはない。
下)と同程度に薄くすると結晶粒界の存在する割合が少
なくなる。ポリシリコン中の速い不純物拡散は結晶粒界
を通る拡散によるものであるから、結晶粒界の存在する
割合が少なくなると配線領域からの不純物拡散は抑制さ
れ微細な寸法形状が可能となる。また、膜厚が薄くなる
と電流縁路が小さくなるため抵抗値は増加する。高抵抗
領域のポリシリコン膜厚が薄く、配線領域のポリシリコ
ン膜厚が厚い構成となっているため、配線領域にのみ所
望の量の不純物が自己整合的に導入される。また、配線
領域のポリシリコン膜厚は薄くないため抵抗値が増加す
ることはない。
さらに、高抵抗領域にのみ選択的に酸素、窒素。
炭素のうちの少なくとも一種類の元素が導入された場合
、これらの元素は導電性不純物の拡散を抑制し、ポリシ
リコンの固有抵抗を増加させるため、より微細な寸法で
抵抗値の大きい高抵抗ポリシリコンが形成される。この
とき配線領域にはこれらの元素が導入されていないため
配線領域の抵抗が増加することはない。
、これらの元素は導電性不純物の拡散を抑制し、ポリシ
リコンの固有抵抗を増加させるため、より微細な寸法で
抵抗値の大きい高抵抗ポリシリコンが形成される。この
とき配線領域にはこれらの元素が導入されていないため
配線領域の抵抗が増加することはない。
〔実施例〕
第1図は本発明の一実施例を示したものである。
薄いポリシリコン層からなる高抵抗領域12とこれより
厚いポリシリコン層からなる配線領域13が絶縁膜2を
介して半導体基板あるいは半導体素子1上に形成されて
いる。配線領域13には抵抗を低くするために導電性不
純物が導入されている。
厚いポリシリコン層からなる配線領域13が絶縁膜2を
介して半導体基板あるいは半導体素子1上に形成されて
いる。配線領域13には抵抗を低くするために導電性不
純物が導入されている。
高抵抗領域12のポリシリコン膜厚が結晶粒の大きさと
同程度のため配線領域13から高抵抗領域12中への導
電性不純物の横方向拡散が抑制され、高抵抗領域には微
細な寸法とすることができる。
同程度のため配線領域13から高抵抗領域12中への導
電性不純物の横方向拡散が抑制され、高抵抗領域には微
細な寸法とすることができる。
また、高抵抗領域12のポリシリコン膜厚が薄いため電
流経路が小さく高い抵抗値が得られる。一方、配線領域
13のポリシリコン膜厚は厚いため配線抵抗は低い。本
実施例では層間絶縁層8に形成されたコンタクト穴を介
して電極9が配線領域13の上面から引き出されている
が、絶縁膜2の一部に形成されたコンタクト穴を介して
下層の電極あるいは拡散層に接続された構造でも同様の
効果が得られるのは言うまでもない6また、本実施例の
構造において高抵抗領域12中選択的に酸素。
流経路が小さく高い抵抗値が得られる。一方、配線領域
13のポリシリコン膜厚は厚いため配線抵抗は低い。本
実施例では層間絶縁層8に形成されたコンタクト穴を介
して電極9が配線領域13の上面から引き出されている
が、絶縁膜2の一部に形成されたコンタクト穴を介して
下層の電極あるいは拡散層に接続された構造でも同様の
効果が得られるのは言うまでもない6また、本実施例の
構造において高抵抗領域12中選択的に酸素。
窒素、炭素のうちの少なくとも一種類の元素が導入され
ている場合、横方向拡散はさらに抑制され、その上、上
記元素の導入により固有抵抗が増加するため、さらに微
細で抵抗値の高い高抵抗素子が実現される。また、本実
施例においては高抵抗部域12と配線領域13は上面に
段差を有して隣接する構造のため、後述するようにいく
つかの製造方法によって容易に実現できる。
ている場合、横方向拡散はさらに抑制され、その上、上
記元素の導入により固有抵抗が増加するため、さらに微
細で抵抗値の高い高抵抗素子が実現される。また、本実
施例においては高抵抗部域12と配線領域13は上面に
段差を有して隣接する構造のため、後述するようにいく
つかの製造方法によって容易に実現できる。
第2図、第3図は本発明の他の実施例である。
第1図の実施例同様に高抵抗領域12と配線領域13の
膜厚が異なるため微細化と高抵抗化の両方が実現される
。本実施例でも高抵抗領域12への酸素、窒素、炭素の
導入により、さらに微細で高い抵抗値を有する高抵抗素
子が実現される。また、第2図の実施例では上面に段差
を有していないため、この高抵抗素子上に配線層が形成
された場合でも段切れが起こりにくい。
膜厚が異なるため微細化と高抵抗化の両方が実現される
。本実施例でも高抵抗領域12への酸素、窒素、炭素の
導入により、さらに微細で高い抵抗値を有する高抵抗素
子が実現される。また、第2図の実施例では上面に段差
を有していないため、この高抵抗素子上に配線層が形成
された場合でも段切れが起こりにくい。
第4図は本発明を実現する製造方法の一実施例を示した
ものである。まず、第4図(a)に示すように半導体基
板あるいは半導体素子1の上に絶縁膜2を堆積し、さら
にポリシリコン層3を例えば減圧CVD法を用いて例え
ば2000人の膜厚で堆積する。通常のホトエツチング
法を用いてポリシリコンN3を島状にパターンエツチン
グし高抵抗素子領域および配線領域とする。次に、耐酸
化性絶縁膜、例えば、5iaNi膜4を例えば1400
人の膜厚で堆積する。ここで、5iaNa膜4を堆積す
る前に、例えば430人程鹿の膜厚のポリシリコン酸化
膜を形成してもかまわない。次に通常のホトリソグラフ
ィー法を用いて高抵抗領域のみを露出せしめ、5isN
a膜4をエツチングする。
ものである。まず、第4図(a)に示すように半導体基
板あるいは半導体素子1の上に絶縁膜2を堆積し、さら
にポリシリコン層3を例えば減圧CVD法を用いて例え
ば2000人の膜厚で堆積する。通常のホトエツチング
法を用いてポリシリコンN3を島状にパターンエツチン
グし高抵抗素子領域および配線領域とする。次に、耐酸
化性絶縁膜、例えば、5iaNi膜4を例えば1400
人の膜厚で堆積する。ここで、5iaNa膜4を堆積す
る前に、例えば430人程鹿の膜厚のポリシリコン酸化
膜を形成してもかまわない。次に通常のホトリソグラフ
ィー法を用いて高抵抗領域のみを露出せしめ、5isN
a膜4をエツチングする。
次に、第4図(b)に示すように通常の選択酸化が行な
われ、酸化膜5を形成する。このとき、酸化膜5の膜厚
は、酸化膜5の下側に高抵抗部となるポリシリコン層1
2が残存されるように例えば3400人に設定される。
われ、酸化膜5を形成する。このとき、酸化膜5の膜厚
は、酸化膜5の下側に高抵抗部となるポリシリコン層1
2が残存されるように例えば3400人に設定される。
このとき、高抵抗領域となるポリシリコン層12は約3
00人となる。
00人となる。
次に、5iaNa膜4を除去し、第4図(c)に示すよ
うに、配線領域を形成するために例えばヒ素イオン7を
イオン打込みする。このとき、イオン打込みの打込み電
圧を適宜設定することにより、高抵抗領域となるポリシ
リコン層12にはヒ素が到達せず、その他の配線領域と
なるポリシリコン層13中にのみヒ素が導入される。こ
のとき、打込み電圧が適宜設定されるならば5isNa
膜4を除去せずにイオン打込みしてもよい。この後、通
常の工程を経ることにより第4図(d)に示すように絶
縁層8.電極9が形成され、高抵抗ポリシリコン素子と
なる。以上で、ヒ素イオン7をイオン打込みした後、ポ
リシリコン層3を島状にエツチングしてもよい。また、
以上の工程は選択酸化法により高抵抗領域のポリシリコ
ン12を薄くしているが、高抵抗領域のポリシリコンを
選択的にエツチングして薄膜化し、この領域にホトレジ
ストあるいは絶縁膜を埋込んで平坦化し、第4図(b)
と同様の構造とする工程でもがまねない。
うに、配線領域を形成するために例えばヒ素イオン7を
イオン打込みする。このとき、イオン打込みの打込み電
圧を適宜設定することにより、高抵抗領域となるポリシ
リコン層12にはヒ素が到達せず、その他の配線領域と
なるポリシリコン層13中にのみヒ素が導入される。こ
のとき、打込み電圧が適宜設定されるならば5isNa
膜4を除去せずにイオン打込みしてもよい。この後、通
常の工程を経ることにより第4図(d)に示すように絶
縁層8.電極9が形成され、高抵抗ポリシリコン素子と
なる。以上で、ヒ素イオン7をイオン打込みした後、ポ
リシリコン層3を島状にエツチングしてもよい。また、
以上の工程は選択酸化法により高抵抗領域のポリシリコ
ン12を薄くしているが、高抵抗領域のポリシリコンを
選択的にエツチングして薄膜化し、この領域にホトレジ
ストあるいは絶縁膜を埋込んで平坦化し、第4図(b)
と同様の構造とする工程でもがまねない。
このように、高抵抗領域12が薄く形成されるため配線
領域からの不純物の拡散が抑制され、寸法を微細にする
ことができ、同時に抵抗値を高くすることができる。さ
らに、配線領域13は十分に低抵抗化され、配線領域1
3と高抵抗領域12は自己整合的に分離形成されている
。
領域からの不純物の拡散が抑制され、寸法を微細にする
ことができ、同時に抵抗値を高くすることができる。さ
らに、配線領域13は十分に低抵抗化され、配線領域1
3と高抵抗領域12は自己整合的に分離形成されている
。
第5図は上記実施例に酸素、窒素、炭素の導入を適用し
た例を示したものである。まず、第4図の実施例と同様
に半導体基板または半導体素子1上に絶縁膜2を介して
ポリシリコン層3を堆積し、さらに耐酸化性絶縁膜、例
えば、5isNt膜4を堆積する。次に、5iaN4膜
4を例えばレジストマスク10を用いて選択的にエツチ
ングした後、同一のレジストマスク10を用いて、酸素
、窒素。
た例を示したものである。まず、第4図の実施例と同様
に半導体基板または半導体素子1上に絶縁膜2を介して
ポリシリコン層3を堆積し、さらに耐酸化性絶縁膜、例
えば、5isNt膜4を堆積する。次に、5iaN4膜
4を例えばレジストマスク10を用いて選択的にエツチ
ングした後、同一のレジストマスク10を用いて、酸素
、窒素。
炭素のうちの少なくとも一種類の元素、例えば酸素イオ
ン11をイオン打込みする。このときの打込み条件は、
高抵抗領域として残るポリシリコンの領域に所望の濃度
、例えば1011個/dの濃度になるように設定される
。この際、酸素イオン11の打込みは高抵抗領域12と
なる領域にのみ導入すればよい。その後の第5図(b)
以下に示す工程は第4図(b)以下に示す実施例と同様
である。酸素、窒素、炭素のうちの少なくとも一種類の
元素の濃度は、好ましくは1019個/d以上に設定さ
れる。このような]二程を終ることによって、高抵抗領
域12中の酸素、窒素、炭素のうちの少なくとも一種類
の元素の存在により、不純物の拡散がさらに抑制され、
第4図の実施例よりさらに微細な寸法が実現される。ま
た、このとき抵抗値は第4図の実施例よりさらに高くす
ることができる。また、配線領域13は第4図の実施例
と同様に十分に低抵抗化され、配線領域13と高抵抗領
域12は自己整合的に分離形成されている。
ン11をイオン打込みする。このときの打込み条件は、
高抵抗領域として残るポリシリコンの領域に所望の濃度
、例えば1011個/dの濃度になるように設定される
。この際、酸素イオン11の打込みは高抵抗領域12と
なる領域にのみ導入すればよい。その後の第5図(b)
以下に示す工程は第4図(b)以下に示す実施例と同様
である。酸素、窒素、炭素のうちの少なくとも一種類の
元素の濃度は、好ましくは1019個/d以上に設定さ
れる。このような]二程を終ることによって、高抵抗領
域12中の酸素、窒素、炭素のうちの少なくとも一種類
の元素の存在により、不純物の拡散がさらに抑制され、
第4図の実施例よりさらに微細な寸法が実現される。ま
た、このとき抵抗値は第4図の実施例よりさらに高くす
ることができる。また、配線領域13は第4図の実施例
と同様に十分に低抵抗化され、配線領域13と高抵抗領
域12は自己整合的に分離形成されている。
このような方法により、従来約4μmの寸法になってい
た高抵抗領域12を0.5 μm程度まで微細化するこ
とが可能である。このとき、抵抗値としては従来の数百
ギガオームと同等以上の値に設定できる。
た高抵抗領域12を0.5 μm程度まで微細化するこ
とが可能である。このとき、抵抗値としては従来の数百
ギガオームと同等以上の値に設定できる。
以上の実施例では、イオン打込みにより配線領域となる
部分を低抵抗化しているが不純物の選択拡散法等、他の
手段によってもさしつかえない。
部分を低抵抗化しているが不純物の選択拡散法等、他の
手段によってもさしつかえない。
以上に述べた実施例により、例えば第6図に回路図とし
て示したような高抵抗負荷型のフリッププロップ記憶セ
ルに用いられる高抵抗ポリシリコンを微細に形成できる
。すなわち、Trz、Trz+Trg、Tr4はトラン
ジスタで、このうちTr3゜Tr4はトランスファーM
OSトランジスタであり、ワード線Wの電位変化に従い
、ビット線Dz。
て示したような高抵抗負荷型のフリッププロップ記憶セ
ルに用いられる高抵抗ポリシリコンを微細に形成できる
。すなわち、Trz、Trz+Trg、Tr4はトラン
ジスタで、このうちTr3゜Tr4はトランスファーM
OSトランジスタであり、ワード線Wの電位変化に従い
、ビット線Dz。
D2と記憶セルとを導通させる。抵抗Rx 、 Rxは
トランジスタTr1.Trzのそれぞれ負荷抵抗となり
、電源端子■DDから端子Vccに至る電流路を形成し
て2安定状態を形成する回路構成となっている。ここで
、Rz 、Rzは先に示した実施例の如く形成されてい
るため、微細な寸法であり、抵抗値は従来と同等以上に
高い。これによって、記憶セルの高積化が可能となり、
同時に低消費電力化が達成される。
トランジスタTr1.Trzのそれぞれ負荷抵抗となり
、電源端子■DDから端子Vccに至る電流路を形成し
て2安定状態を形成する回路構成となっている。ここで
、Rz 、Rzは先に示した実施例の如く形成されてい
るため、微細な寸法であり、抵抗値は従来と同等以上に
高い。これによって、記憶セルの高積化が可能となり、
同時に低消費電力化が達成される。
以上述べたように本発明によれば、ポリシリコン中で不
純物の横方向拡散が抑制され、寸法が微細で抵抗値の高
い高抵抗ポリシリコンを、配線領域と自己整合的に分離
して形成された高抵抗素子第1図、第2図、第3図は本
発明の一実施例を示す断面構造図、第4図(a)〜(d
)および第5図(、)〜(d)は本発明を実現する工程
の一実施例を示す断面構造図、第6図はフリップフロッ
プ記憶セルの回路図である。
純物の横方向拡散が抑制され、寸法が微細で抵抗値の高
い高抵抗ポリシリコンを、配線領域と自己整合的に分離
して形成された高抵抗素子第1図、第2図、第3図は本
発明の一実施例を示す断面構造図、第4図(a)〜(d
)および第5図(、)〜(d)は本発明を実現する工程
の一実施例を示す断面構造図、第6図はフリップフロッ
プ記憶セルの回路図である。
1・・・半導体基板、2・・・絶縁膜、3・・・ポリシ
リコン層、4・・・5iaN4膜、5・・・酸化膜、1
2・・・高抵抗領域となるポリシリコン層、7・・・ヒ
素イオン、8・・・層間絶縁層、9・・・電極、10・
・・レジストマスク、11・・・酸素、13・・・配線
領域となるポリシリコン躬1図 方2図 佑3日 DCI
リコン層、4・・・5iaN4膜、5・・・酸化膜、1
2・・・高抵抗領域となるポリシリコン層、7・・・ヒ
素イオン、8・・・層間絶縁層、9・・・電極、10・
・・レジストマスク、11・・・酸素、13・・・配線
領域となるポリシリコン躬1図 方2図 佑3日 DCI
Claims (1)
- 1、ポリシリコンを抵抗として用いている半導体装置に
おいて、抵抗領域の厚さをポリシリコンの結晶粒と同程
度の大きさとし、抵抗領域の両端の配線領域を抵抗領域
より厚くしていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61060544A JPS62219653A (ja) | 1986-03-20 | 1986-03-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61060544A JPS62219653A (ja) | 1986-03-20 | 1986-03-20 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62219653A true JPS62219653A (ja) | 1987-09-26 |
JPH0535578B2 JPH0535578B2 (ja) | 1993-05-26 |
Family
ID=13145336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61060544A Granted JPS62219653A (ja) | 1986-03-20 | 1986-03-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62219653A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0199261A (ja) * | 1987-10-12 | 1989-04-18 | Nec Corp | 半導体装置およびその製造方法 |
JP2014197701A (ja) * | 2008-09-25 | 2014-10-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5582458A (en) * | 1978-12-18 | 1980-06-21 | Toshiba Corp | Preparation of semiconductor device |
JPS59210658A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 半導体装置の製造方法 |
-
1986
- 1986-03-20 JP JP61060544A patent/JPS62219653A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5582458A (en) * | 1978-12-18 | 1980-06-21 | Toshiba Corp | Preparation of semiconductor device |
JPS59210658A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 半導体装置の製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0199261A (ja) * | 1987-10-12 | 1989-04-18 | Nec Corp | 半導体装置およびその製造方法 |
JP2014197701A (ja) * | 2008-09-25 | 2014-10-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP2016015512A (ja) * | 2008-09-25 | 2016-01-28 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
US9960116B2 (en) | 2008-09-25 | 2018-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
JPH0535578B2 (ja) | 1993-05-26 |
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