JPS59205762A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59205762A JPS59205762A JP8112583A JP8112583A JPS59205762A JP S59205762 A JPS59205762 A JP S59205762A JP 8112583 A JP8112583 A JP 8112583A JP 8112583 A JP8112583 A JP 8112583A JP S59205762 A JPS59205762 A JP S59205762A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polycrystalline
- film
- polycrystalline silicon
- ions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 150000002500 ions Chemical class 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 238000002513 implantation Methods 0.000 claims description 10
- 238000001259 photo etching Methods 0.000 claims 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims 1
- 229910052796 boron Inorganic materials 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 abstract description 13
- 238000000034 method Methods 0.000 abstract description 7
- 239000011159 matrix material Substances 0.000 abstract description 5
- 230000015556 catabolic process Effects 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 238000009792 diffusion process Methods 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 208000003028 Stuttering Diseases 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Liquid Crystal (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰチャネルＭＯ８型Ｔ Ｐ Ｔ （ＴｈｉｍＦ
ｉ’１ｍ Ｔｖｓ ）のソース・ドレインの形成方法
に関する。
ｉ’１ｍ Ｔｖｓ ）のソース・ドレインの形成方法
に関する。
通常ＭＯＳ型ＴＰＴのソース・ドレイン領域は、低抵抗
化のため高濃度不純物のドープが必要である。高濃度不
純物のドープは拡散法またはイオン打込み法によりて行
なわれる。このうち拡散法では、ソース・ドレインとな
るべき半導体層を露出する工程が必要になるため、ゲー
トの絶縁耐圧が低下すると云う問題がある。第２図でこ
の原因を説明する。１は絶縁基板、２はＴＰＴの半導体
層である多結晶クリコン、３はゲート絶縁膜、４は多結
晶シリコンからなるゲート電極を示す。２乃至２″はソ
ース・ドレイン領域であり１拡散法で形成する場合は、
ゲート多結晶シリコンをエツチングオフグとして、２乃
至２″上に形成された絶縁膜がエツチングオフされ、半
導体層４が露出される。この時第２図Ａで示すようにゲ
ート端部にオーバハング部が形成され、従ってゲート絶
縁耐圧の低下を招来する。
化のため高濃度不純物のドープが必要である。高濃度不
純物のドープは拡散法またはイオン打込み法によりて行
なわれる。このうち拡散法では、ソース・ドレインとな
るべき半導体層を露出する工程が必要になるため、ゲー
トの絶縁耐圧が低下すると云う問題がある。第２図でこ
の原因を説明する。１は絶縁基板、２はＴＰＴの半導体
層である多結晶クリコン、３はゲート絶縁膜、４は多結
晶シリコンからなるゲート電極を示す。２乃至２″はソ
ース・ドレイン領域であり１拡散法で形成する場合は、
ゲート多結晶シリコンをエツチングオフグとして、２乃
至２″上に形成された絶縁膜がエツチングオフされ、半
導体層４が露出される。この時第２図Ａで示すようにゲ
ート端部にオーバハング部が形成され、従ってゲート絶
縁耐圧の低下を招来する。
他方ソース・ドレインをイオン打込み法で形成する場合
は、通常ｌＸ１０１′′／−以上のイオン打込量が必要
になる。しかしこの場合は絶縁基板上に島状の半導体層
が形成されると云うＴＩＩ’Ｔの特異性のため、打込み
時にイオンが前記島状半導体層にチャージアップし、そ
の電荷が打込み装置の一部に放電する時、前記半導体層
を破壊すると云う問題が発生する。半導体層の破壊は打
込量が多い程激しい。
は、通常ｌＸ１０１′′／−以上のイオン打込量が必要
になる。しかしこの場合は絶縁基板上に島状の半導体層
が形成されると云うＴＩＩ’Ｔの特異性のため、打込み
時にイオンが前記島状半導体層にチャージアップし、そ
の電荷が打込み装置の一部に放電する時、前記半導体層
を破壊すると云う問題が発生する。半導体層の破壊は打
込量が多い程激しい。
本発明はＭＯＥＩ型ＴＰＴのソース・ドレインをイオン
打込み法で形成する場合に、上記問題を解決すべく製造
方法を提案するものである。
打込み法で形成する場合に、上記問題を解決すべく製造
方法を提案するものである。
ＴＰＴの代表的応用例に表示デバイスである液晶駆動用
アクティブマトリックスがある。ＴＰＴはＸラインとド
レインの交点に配列され、液晶駆動用電極をスイッチン
グする。以下にアクティブマトリックスを応用例の１つ
としそ本発明を具体例に沿って説明する。
アクティブマトリックスがある。ＴＰＴはＸラインとド
レインの交点に配列され、液晶駆動用電極をスイッチン
グする。以下にアクティブマトリックスを応用例の１つ
としそ本発明を具体例に沿って説明する。
第２図は本発明によるＴＰＴの製造方法を示したもので
ある。第２図（α）１はアクティブマトリックスの構成
要素となる透明絶縁基板、２は１の上に形成された半導
体層（例えば多結晶シリコン）でありバタンニングされ
ている。次に半導体層２の表面に絶縁膜３を形成するＣ
ｂ）。絶縁膜３はゲート絶縁膜となるため多結晶シリコ
ン２を熱酸化で形成し、質のよい絶縁膜とするのが望ま
しい。次にゲート電極となるべき膜〔例えば多結晶シリ
コン〕を形成し、所望のパターン端部グを行い、ゲート
電極４を得る（ｃ）。次にソース・ドレインの形成のた
めのイオン打込み５を行う（ｄ）。Ｎチャネル型の時は
３１Ｆ＋ を、Ｐチャネル型の時はＩＩＢ＋ をイオン
打込みする。ソース・ドレイン部には前記イオンが絶縁
膜３を通して牛導体Ｎ２に達し、且つチャネル部はゲー
ト電極４がイオン打込みマスクとなりイオンがはいらな
いように打込み条件を設定する。
ある。第２図（α）１はアクティブマトリックスの構成
要素となる透明絶縁基板、２は１の上に形成された半導
体層（例えば多結晶シリコン）でありバタンニングされ
ている。次に半導体層２の表面に絶縁膜３を形成するＣ
ｂ）。絶縁膜３はゲート絶縁膜となるため多結晶シリコ
ン２を熱酸化で形成し、質のよい絶縁膜とするのが望ま
しい。次にゲート電極となるべき膜〔例えば多結晶シリ
コン〕を形成し、所望のパターン端部グを行い、ゲート
電極４を得る（ｃ）。次にソース・ドレインの形成のた
めのイオン打込み５を行う（ｄ）。Ｎチャネル型の時は
３１Ｆ＋ を、Ｐチャネル型の時はＩＩＢ＋ をイオン
打込みする。ソース・ドレイン部には前記イオンが絶縁
膜３を通して牛導体Ｎ２に達し、且つチャネル部はゲー
ト電極４がイオン打込みマスクとなりイオンがはいらな
いように打込み条件を設定する。
アクティブマトリックス用ＴＰＴでは液晶駆動用電極に
透明導電膜が使用されるが、多結晶シリコンと透明導電
Ｍ（工Ｔｏ、８ｎ０２など）とは合金を形成しないため
両者の接触はオーミック接触とならないために接触抵抗
が高くなる。しかしソース・ドレイン領域の濃度を高く
すると、前記接触抵抗は満足出来るまで低下させること
が出来る。一方ソース・ドレイン領域の抵抗はＴＰＴの
ＯＮ抵抗の点からも低抵抗が要求される。従ってソース
・ドレインのイオン打込みは高濃度打込みが必要になり
３工ｐ＋イオンでは実用上！ｌ Ｘ １ ｏｌ吃／ｃ
！１以上の打込量が必要となる。
透明導電膜が使用されるが、多結晶シリコンと透明導電
Ｍ（工Ｔｏ、８ｎ０２など）とは合金を形成しないため
両者の接触はオーミック接触とならないために接触抵抗
が高くなる。しかしソース・ドレイン領域の濃度を高く
すると、前記接触抵抗は満足出来るまで低下させること
が出来る。一方ソース・ドレイン領域の抵抗はＴＰＴの
ＯＮ抵抗の点からも低抵抗が要求される。従ってソース
・ドレインのイオン打込みは高濃度打込みが必要になり
３工ｐ＋イオンでは実用上！ｌ Ｘ １ ｏｌ吃／ｃ
！１以上の打込量が必要となる。
一方第２図Ｃｄ）に示したソース・ドレインのイオン打
込み工程では、パターン２乃至３の１ｆｆｌｓ及びパタ
ーン４の端部でパターンが破壊する現象が発生する。こ
の破壊は打込量がＩ Ｘ １０”／ｃｄ１以１止になる
と顕著となり、第２図Ｃｄ）において多結晶シリコン２
とゲート電極４が短絡したり、（ｄ）以降の工程で行な
われる配ＩＩ層の形成において、前記２乃至４のパター
ン端部で配線層が断線することもある。
込み工程では、パターン２乃至３の１ｆｆｌｓ及びパタ
ーン４の端部でパターンが破壊する現象が発生する。こ
の破壊は打込量がＩ Ｘ １０”／ｃｄ１以１止になる
と顕著となり、第２図Ｃｄ）において多結晶シリコン２
とゲート電極４が短絡したり、（ｄ）以降の工程で行な
われる配ＩＩ層の形成において、前記２乃至４のパター
ン端部で配線層が断線することもある。
第２図Ｃｄ）に示すように多結晶シリコンで形成される
ゲート電極４は、ソース・ドレインのイオン打込みで低
抵抗化される。通常多結晶シリコンの抵抗値は同一打込
量ではＩＩＢ＋より３ｉｐ＋の方が低くなる。従ってこ
の点からはＴＰＴをＮチャネル型にする方が望ましい。
ゲート電極４は、ソース・ドレインのイオン打込みで低
抵抗化される。通常多結晶シリコンの抵抗値は同一打込
量ではＩＩＢ＋より３ｉｐ＋の方が低くなる。従ってこ
の点からはＴＰＴをＮチャネル型にする方が望ましい。
しかしソース・ドレイン形成のための高濃度イオン打込
みでは、前述したように二律背反の問題があり、Ｎチャ
ネル型即ち３１Ｆ＋ イオンを打込むプロセスでは解決
が困難である。
みでは、前述したように二律背反の問題があり、Ｎチャ
ネル型即ち３１Ｆ＋ イオンを打込むプロセスでは解決
が困難である。
そこで発明者はＰチャネル型肌ち Ｂ をイオン打込み
するプロセス条件を検討し、前記背反する問題点を解決
することが出来ることを見い出した。即ちＩＩＢ＋ を
Ｉ Ｘ １０”／ｃｔｌ以下の条件でイオン打込みする
ことである。アクティブマトリックスに使用される工Ｔ
Ｏなどの透明導電膜と多結晶シリコンはへテロ接合を形
成する。この接合の電気的特性は前記両者の格子定数差
が大きいため、構造的に決定されるが多結晶シリコンの
導電型によっても左右され、多結晶シリコン中の不純物
量が同じ時にはＰ型の方がＮ型の時より接合の電気抵抗
が小さくなることがわかった。従って１×１０１′′／
ｉの打込量でもＩＩＢ＋ 打込みでは前記２者の低い接
触抵抗が得られる。また打込みイオンのチャージアップ
に伴う問題は、Ｉ Ｘ １０”／ａｄ以下にすることに
よって実質的に問題ないレベルになる。
するプロセス条件を検討し、前記背反する問題点を解決
することが出来ることを見い出した。即ちＩＩＢ＋ を
Ｉ Ｘ １０”／ｃｔｌ以下の条件でイオン打込みする
ことである。アクティブマトリックスに使用される工Ｔ
Ｏなどの透明導電膜と多結晶シリコンはへテロ接合を形
成する。この接合の電気的特性は前記両者の格子定数差
が大きいため、構造的に決定されるが多結晶シリコンの
導電型によっても左右され、多結晶シリコン中の不純物
量が同じ時にはＰ型の方がＮ型の時より接合の電気抵抗
が小さくなることがわかった。従って１×１０１′′／
ｉの打込量でもＩＩＢ＋ 打込みでは前記２者の低い接
触抵抗が得られる。また打込みイオンのチャージアップ
に伴う問題は、Ｉ Ｘ １０”／ａｄ以下にすることに
よって実質的に問題ないレベルになる。
第１図はソース・ドレインを拡散法で形成する従来方法
によるＴＰＴ製造工程の一断面図、第２図（α）〜（ｄ
）はソース・ドレインをイオン打込み法で形成するＴＰ
Ｔ製造工程の一部を示す断面図である。 １・・・・・・絶縁基板 ２．２／、２／／・・・・・・多結晶シリコン３・・・
・・・８１０２ ４・・・・・・多結晶シリコン（ゲート電極）５・・・
・・・イオン打込み 第１図 第２図
によるＴＰＴ製造工程の一断面図、第２図（α）〜（ｄ
）はソース・ドレインをイオン打込み法で形成するＴＰ
Ｔ製造工程の一部を示す断面図である。 １・・・・・・絶縁基板 ２．２／、２／／・・・・・・多結晶シリコン３・・・
・・・８１０２ ４・・・・・・多結晶シリコン（ゲート電極）５・・・
・・・イオン打込み 第１図 第２図
Claims (1)
- 【特許請求の範囲】 （ａ） 絶縁基板の上に不純物をドープしない第１の
多結晶シリコンを形成する工程と （ｂン 前記第１の多結晶シリコンを島状にホトエツ
チングする工程と （Ｃ） 前記第１の多結晶シリコンの表面に５１０２
を形成する工程と （ｄ） 前記Ｓ１０．の上にゲート電極となるべき第
２の多結晶シリコン膜を形成する工程と（Ｃ） 前記
第２の多結晶シリコンをホトエツチングする工程と （１）前記第２の多結晶シリコンをマスクとし、８１０
２を通して第１の多結晶シリコン中に、ボロンをｌＸ１
０１ｓ／７以下の打込量でイオン打込みしてソース・ド
レインを形成する工程とを含むこと企特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8112583A JPS59205762A (ja) | 1983-05-10 | 1983-05-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8112583A JPS59205762A (ja) | 1983-05-10 | 1983-05-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59205762A true JPS59205762A (ja) | 1984-11-21 |
Family
ID=13737667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8112583A Pending JPS59205762A (ja) | 1983-05-10 | 1983-05-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59205762A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0582486A2 (en) * | 1992-08-07 | 1994-02-09 | Sharp Kabushiki Kaisha | A thin film transistor pair and a process for fabricating the same |
| JPH0637110A (ja) * | 1992-02-28 | 1994-02-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスターの製造方法 |
| WO1994018706A1 (en) * | 1993-02-10 | 1994-08-18 | Seiko Epson Corporation | Active matrix substrate and thin film transistor, and method of its manufacture |
-
1983
- 1983-05-10 JP JP8112583A patent/JPS59205762A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637110A (ja) * | 1992-02-28 | 1994-02-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスターの製造方法 |
| EP0582486A2 (en) * | 1992-08-07 | 1994-02-09 | Sharp Kabushiki Kaisha | A thin film transistor pair and a process for fabricating the same |
| EP0582486A3 (ja) * | 1992-08-07 | 1994-04-20 | Sharp Kk | |
| WO1994018706A1 (en) * | 1993-02-10 | 1994-08-18 | Seiko Epson Corporation | Active matrix substrate and thin film transistor, and method of its manufacture |
| US5563427A (en) * | 1993-02-10 | 1996-10-08 | Seiko Epson Corporation | Active matrix panel and manufacturing method including TFTs having variable impurity concentration levels |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900008207B1 (ko) | 반도체기억장치 | |
| US4235011A (en) | Semiconductor apparatus | |
| JPH03196546A (ja) | 化合物半導体集積回路装置 | |
| JPH01191477A (ja) | 電界効果トランジスタ | |
| JPS59205762A (ja) | 半導体装置の製造方法 | |
| JPH0582465A (ja) | 半導体装置およびｍｏｓ型ｆｅｔ | |
| JPH06163905A (ja) | 絶縁ゲート半導体装置の製造方法 | |
| JPH05235346A (ja) | 半導体装置及びその製造方法 | |
| KR100197527B1 (ko) | 에스램 소자의 고부하 저항기 제조방법 | |
| JPS6055658A (ja) | 半導体装置の製造方法 | |
| US20050074969A1 (en) | Contact structure of semiconductor device and method of forming the same | |
| JPH0541386A (ja) | 半導体素子の製造方法 | |
| JPH0479336A (ja) | 半導体装置の製造方法 | |
| JPH0346272A (ja) | 半導体装置の製造方法 | |
| JPH02174236A (ja) | 半導体装置の製造方法 | |
| KR100264519B1 (ko) | 바이폴라 트랜지스터 제조방법 | |
| KR100244264B1 (ko) | 반도체 소자의 제조 방법 | |
| JP3120428B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS6027193B2 (ja) | 半導体回路装置 | |
| JPH04179162A (ja) | 半導体装置の製造方法 | |
| JPH07183498A (ja) | 半導体装置 | |
| JPH04129274A (ja) | 半導体装置 | |
| JPS6315754B2 (ja) | ||
| JPS62219653A (ja) | 半導体装置の製造方法 | |
| JPH06295998A (ja) | 薄膜トランジスタースタティックｒａｍセルの寄生ダイオード特性改善方法 |