KR940003379B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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도모히로 야마우치
야스노부 고다이라
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1도는 본 발명의 제1실시예에 따른 반도체장치의 제조방법을 나타낸 공정별 소자 단면도.
제2도는 본 발명의 제2실시예에 따른 반도체장치의 제조방법을 나타낸 공정별 소자 단면도.
제3도는 종래의 반도체장치의 제조방법을 나타낸 공정별 소자 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 반도체기판 2,12 : 매립층
3,13 : 에피택셜층 4,14 : 소자분리층
5,15 : 레지스트막 6a,16a : 베이스 p+
6b,16b : 베이스 p-1,17 : 층간절연막
8,18a,19 : 산화막 9,21 : 에미터 폴리실리콘전극
10,22 : 에미터층 18 : 폴리실리콘
20a : 측벽
[산업상의 이용분야]
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 미세화가 요구되는 BiCMOS 장치의 제조에 적합한 반도체장치의 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
근래, 반도체장치의 고집적화에 따라 소자의 미세화가 요구되고 있다. 특히, BiCMOS장치는 미세화가 요구되는 장치이다. 이 장치에서의 바이폴라 트랜지스터의 제조는 종래에는 다음과 같이 실시하였다.
제3도에 이 제조방법을 공정별로 나타냈다. 먼저, 제3a도에 나타낸 바와 같이 반도체기판(31)의 표면에 안티몬(Sb)을 확산시켜 매립층(32)을 형성하고, 그 표면에 실리콘을 에피택셜성장시켜 에피택셜층(33)을 형성한다. 그후, 형성해야 할 소자간에 소자분리층(34)을 형성한다. 그리고 표면에 레지스트를 도포하여 얻어진 레지스트막(35)을 패터닝하고, 이것을 마스크로 하여 불화보론이온(BF2 +)을 주입해서 베이스 p+(36)를 형성한다. 이 베이스 p+(36)는 베이스 저항을 낮추기 위해 형성되는 것이다.
다음으로, 제3b도에 나타낸 바와 같이 레지스트막(35)을 제거한 다음, 새로이 레지스트막을 도포하고, 얻어진 레지스트막을 패터닝하여 베이스 p-를 형성해야 할 부분을 제거한 레지스트막(35a)을 형성한다. 그리고 이 레지스트막(35a)을 마스크로 하여 보론이온(B+)을 주입해서 베이스 p-(38)를 형성한다.
이어, 제3c도에 나타낸 바와 같이 레지스트막(35a)을 제거하고, 표면상에 층간절연막(38)을 형성한다. 그 다음에, 이 층간절연막(38)을 이방성 에칭에 의해 패터닝한 후, 에미터 폴리실리콘전극(39)을 형성하고, 이 에미터 폴리실리콘전극(39)에 비소 등과 같은 불순물이온을 주입한다. 그리고 열공정에 의해 베이스 p-(37) 영역에 불순물을 확산시켜 에미터층(40)을 형성한다. 이와 같은 방법에 의해 NPN형 바이폴라 트랜지스터를 얻고 있었다.
그러나, 베이스 p+(36)의 형성을 레지스트막(35)의 패터닝에 의해 행하고 있기 때문에, 마스크 정합에 따른 정합 어긋남이 존재하게 된다. 따라서, 이 어긋남을 고려해서, 베이스 p+(36)와 에미터층(40)간에 정합여유가 필요하게 된다. 그 결과, 베이스 p+(36)와 에미터층(40)의 거리를, 예컨대 2㎛ 정도로 상당히 크게 취하지 않으면 안되므로, 소자의 미세화를 방해하게 되었다.
[발명의 목적]
본 발명은 상기 사정을 감안해서 발명된 것으로, 소자의 미세화를 달성할 수 있는 반도체장치의 제조방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명의 반도체장치의 제조방법은, 반도체기판상에 매립층, 에피택셜층을 형성하고, 더욱이 소자형성영역을 분리하는 소자분리층을 형성하는 공정과 ; 에피택셜층중 제1베이스를 형성해야 할 영역이 개공된 제1레지스트막을 형성하는 공정 ; 이 제1레지스트막을 마스크로 하여 에피택셜층에 불순물이온을 주입해서 제1베이스를 형성하는 공정 ; 제1레지스트막을 제거한 후 표면에 층간절연막을 형성하는 공정 ; 제1베이스보다 불순물농도가 낮은 제2베이스를 형성해야 할 영역을 개공부로 하는 제2레지스트막을 층간절연막의 표면에 형성하고, 이 제2레지스트막을 마스크로 하여 층간절연막에 개공부를 형성하는 공정 ; 제2레지스트막을 제거한 다음 산화처리를 행해 제1베이스중 개공부 아래에 산화막을 형성하여 이 부분의 불순물농도를 저하시켜 제2베이스를 형성하는 공정 ; 산화막을 제거한 후 다결정 실리콘막을 형성하고, 이 다결정 실리콘막을 패터닝하여 에미터전극을 형성하는 공정 및 ; 이 에미터전극에 불순물이온을 주입한 다음 열공정에 의해 확산시켜 상기 제2베이스의 표면에 에미터층을 형성하는 공정을 구비한 것을 특징으로 하고 있다.
혹은, 반도체기판상에 매립층, 에피택셜층을 형성하고, 더욱이 소자형성 영역을 분리하는 소자분리층을 형성하는 공정과 ; 에피택셜층중 제1베이스를 형성해야 할 영역이 개공된 제1레지스트막을 형성하는 공정 ; 이 제1레지스트막을 마스크로 하여 에피택셜층에 불순물이온을 주입해서 제1베이스를 형성하는 공정 ; 제1레지스트막을 제거한 후 표면에 제1층간절연막을 형성하는 공정 ; 이 제1층간절연막의 표면에 다결정 실리콘막을 형성하는 공정 ; 제1베이스보다 불순물농도가 낮은 제2베이스를 형성해야 할 영역을 개공부로 하는 제2레지스트막을 다결정 실리콘막을 표면에 형성하고, 이 제2레지스트막을 마스크로 하여 제1층간절연막 및 다결정 실리콘막에 개공부를 형성하는 공정 ; 제2레지스트막을 제거한 후 산화처리를 행해 제1베이스중 개공부 아래에 산화막을 형성하여 이 부분의 불순물농도를 저하시켜 제2베이스를 형성하는 공정 ; 표면에 제2층간절연막을 형성하는 공정 ; 제2층간절연막에 이방성에칭을 행하여 제1층간절연막중의 개공부의 측면에 측벽을 형성하는 공정 ; 표면에 다결정 실리콘막을 형성한 다음 패터닝을 행하여 에미터전극을 형성하는 공정 및 ; 에미터전극에 불순물이온을 주입한 다음 열공정에 의해 확산시켜 제2베이스 표면에 에미터층을 형성하는 공정을 구비한 것을 특징으로 하고 있다.
[작용]
본 발명에 있어서는, 제1베이스중 제2베이스를 형성해야 할 영역에 산화처리에 의해 산화막이 형성된다. 이 산화막에, 산화막아래의 불순물이 둘러싸여 이 부분의 불순물농도가 저하하여 제2베이스가 형성된다. 이와 같이 해서, 불순물 농도가 다른 제1베이스와 제2베이스가 자기정합에 의해 형성되기 때문에, 마스크정합을 행해 형성하는 경우에 필요한 마스크정합 여유가 필요치 않게 되어 소자를 미세화시킬 수 있게 된다.
여기서, 제2층간절연막에 이방성에칭을 행해 제2베이스를 형성해야 할 영역상에 측벽을 형성하면, 제1베이스와 에미터층간에 스페이서(spacer)가 설치되게 된다. 이 스페이서의 두께, 즉 제2층간절연막을 형성할 때의 막두께를 변경시킴으로써, 제1베이스와 에미터층간의 거리를 고정밀도로 제어할 수 있게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.
제1도는 본 발명의 제1실시예에 따른 제조방법을 공정별로 나타낸 단면도이다.
종래의 경우와 마찬가지로, 반도체기판(1)의 표면에 안티몬(Sb)을 확산시켜 매립층(2)을 형성하고, 그 표면에 실리콘을 에피택셜 성장시켜 에피택셜층(3)을 형성하며, 더욱이 형성해야 할 소자간에 소자분리층(4)을 형성한다. 그 후, 표면에 레지스트막을 형성하고, 베이스 p+를 형성해야 할 영역이 제거되도록 패터닝한다. 그리고 얻어진 레지스트막(5)을 마스크로 하여 불화보론이온(BF2 +)을, 예컨대 가속적압을 50keV, 도오즈량을 5×1015cm-2으로 해서 주입하여 베이스 p+(6)를 형성한다.
그 다음에, 제1b도에 나타낸 바와 같이 레지스트막(5)을 제거하고, 표면상에 예컨대 막두께 2000Å의 실리콘산화막으로 이루어진 층간절연막(7)을 형성한다. 그리고 이 층간절연막(7)에 대해 반응성 이온에칭을 행해 에미터층을 형성해야 할 부분을 제거한다. 개공부(7a)를 형성한다.
이어, 예컨대 850℃의 웨트산화(Wet 酸化)에 의한 열공정을 거쳐 개공부(7a)의 저면을 산화시켜 산화막(8)을 형성한다(제1c도). 베이스 p+(6) 영역의 불순물중 산화막(8)의 하부에 존재하는 것이 이 산화막(8)에 취입되어 이 영역의 불순물 농도가 저하하여 베이스 p-(6b)가 형성된다. 그 결과, 자기정합에 의해 베이스 p+(6a)와 베이스 p-(6b)가 형성된다.
그후, 웨트에칭에 의해 산화막(8)을 제거한다. 그리고 표면에 에미터 폴리실리콘전극(9)을 예컨대 2000Å의 두께로 형성한다. 이 에미터 폴리실리콘전극(9)에 불순물 이온으로서 예컨대 비소(As) 이온을 가속전압 50keV, 도오즈량 1×1016cm-2의 조건으로 주입한 다음 확산시켜 에미터층(10)을 형성한다(제1d도). 그에 따라, NPN형 바이폴라 트랜지스터가 형성된다.
이와 같이, 에미터층(10)과 베이스 p-(6b), 베이스 p+(6a)가 자기정합적으로 형성되기 때문에, 종래와 같은 마스크정합에 의한 여유가 불필요하게 되어 미세한 바이폴라 트랜지스터를 형성할 수 있게 된다.
다음에는 본 발명의 제2실시예에 대해 제2도를 참조해서 설명한다.
제1실시예와 마찬가지로, 반도체기판(11)의 표면에 매립층(12), 에피택셜층(13) 및 소자분리층(14)을 순차적으로 형성한다(제2a도). 그리고 표면에 레지스트막을 형성하고 베이스 p+를 형성해야 할 영역이 제거되도록 패터닝한다. 얻어진 레지스트막(15)을 마스크로 하여 불화보론이온(BF2 +)을, 예컨대 가속전압을 50keV, 도우즈량을 5×1015cm-2으로 해서 주입하여 베이스 p+(16)를 형성한다.
그 다음에 제2b도에 나타낸 바와 같이 레지스트막(15)을 제거하고, 표면상에 예컨대 저압 CVD법에 의해 막두께 2000Å의 실리콘산화막으로 이루어진 층간절연막(17)을 형성한다. 더욱이, 그 표면상에 예컨대 저압 CVD법에 의해 1000Å의 막두께로 폴리실리콘을 퇴적시켜 폴리실리콘막(18)을 형성한다.
폴리실리콘막(18)의 표면상에 레지스트를 도포하고, 에미터층을 형성해야 할 영역을 제거한다. 얻어진 도시되지 않은 레지스트막을 마스크로 하여 층간절연막(17) 및 폴리실리콘막(18)에 대해 반응성 이온에칭을 행해 에미터층을 형성해야 할 부분을 제거하여 개공부(17a)를 형성한다. 그 후, 레지스트막을 제거한다.
다음에는 예컨대 580℃의 웨트산화에 의한 열공정을 거쳐 개공부(17a)의 저면을 산화시켜 약 5000Å의 막두께로 산화막(19)을 형성한다(제2c도). 이 열산화에 의해, 폴리실리콘막(18)의 표면에는 500Å 정도의 산화막(18a)이 형성되게 된다.
그리고, 산화막(19)의 하부에 있는 베이스 p+(16) 영역의 불순물이 이 산화막(19)에 취입되어 불순물농도가 저하하여 베이스 p-(16b)가 형성된다. 그 결과, 제1실시예와 마찬가지로 자기정합에 의해 베이스 p+(16a)와 베이스 p-(16b)가 형성되게 된다.
그 후, 산화막(18a, 19)을 제거한다.
그 다음에 표면 전체에 예컨대 CVD법에 의해 1000Å의 막두께로 실리콘산화막을 퇴적시켜 층간절연막(20)을 형성한다(제2d도).
이 층간절연막(20)에 대해 반응성 이온에칭을 행해 에칭하여 개공부(17a)의 측면에 측벽(20a)을 형성한다. 여기서, 폴리실리콘막(18)은 에칭시에 층간절연막(17)까지 제거되지 않도록 보호하여 절연성을 확보하는 역할을 한다.
그후, 제1실시예와 마찬가지로 에미터 폴리실리콘전극(21)을 예컨대 2000Å의 막두께로 형성한다. 이 에미터 폴리실리콘전극(21)에 불순물이온으로서 예컨대 비소(As) 이온을 가속전압 50keV, 도오즈량 1×1016cm-2의 조건으로 주입한 다음 확산시켜 에미터층(22)을 형성한다(제2e도). 이와 같이 해서, NPN형 바이폴라 트랜지스터가 얻어지게 된다.
이 제2실시예에 의하면, 베이스 p+(16)와 에미터층(22)간에 측벽(20a)이 스페이서로서 들어가게 된다. 따라서, 이 측벽(20a)으로 되는 층간절연막(20)의 막두께를 변경시킴으로써, 베이스 p+(16a)와 에미터층(22)간의 거리를 고정밀도로 제어할 수 있게 되어 미세한 바이폴라 트랜지스터를 형성할 수 있게 된다. 동시에, 이 거리를 변경시킴으로써 베이스와 에미터간의 내압을 제어하는 것도 가능하게 된다.
상술한 실시예는, 모두 일예일 뿐 본 발명을 한정하는 것은 아니다. 예컨대, 제1도 또는 제2도에 나타낸 공정에 있어서, 주입하는 불순물이온으로서 다른 것을 사용해도 좋다.
한편, 본 발명의 특허청구의 범위의 각 구성 요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 제1베이스중 소정영역에 산화막을 형성하여 이 산화막 아래의 불순물을 둘러 싸서 불순물농도를 저하시켜 제2베이스를 형성함으로써, 불순물농도가 다른 제1베이스와 제2베이스를 자기 정합적으로 형성하기 때문에, 마스크 정합여유가 필요치 않게 되어 소자를 미세화시킬 수 있게 된다.
또, 제2베이스를 형성해야 할 영역상에 측벽을 형성하는 경우에는, 이 측벽의 두께를 변경시킴으로써 제1베이스와 에미터층간의 거리를 고정밀도로 제어할 수 있게 되어, 소자의 미세화 및 고정밀도의 내압의 제어가 가능하게 된다.

Claims (2)

  1. 반도체기판(1)상에 매립층(2), 에피택셜층(3)을 형성하고, 더욱이 소자형성 영역을 분리하는 소자분리층(4)을 형성하는 공정과 ; 상기 에피택셜층(3)중 제1베이스를 형성해야 할 영역이 개공된 제1레지스트막(5)을 형성하는 공정 ; 이 제1레지스트막(5)을 마스크로 하여 상기 에피택셜층(3)에 불순물이온을 주입해서 상기 제1베이스(6)를 형성하는 공정 ; 상기 제1레지스트막(5)을 제거한 후 표면에 층간절연막(7)을 형성하는 공정 ; 상기 제1베이스(6)보다 불순물 농도가 낮은 제2베이스를 형성해야 할 영역을 개공부로 하는 제2레지스트막을 상기 층간절연막(7)의 표면에 형성하고, 이 제2레지스트막을 마스크로 하여 상기 층간절연막(7)에 개공부를 형성하는 공정 ; 상기 제2레지스트막을 제거한 다음 산화처리를 행해 상기 제1베이스(6)중 상기 개공부 아래에 산화막(8)을 형성하여 이 부분의 불순물 농도를 저하시켜 상기 제2베이스(6b)를 형성하는 공정 ; 상기 산화막(8)을 제거한 후 다결정 실리콘막을 형성하고, 이 다결정 실리콘막을 패터닝하여 에미터전극(9)을 형성하는 공정 및 ; 상기 에미터전극(9)에 불순물이온을 주입한 다음 열공정에 의해 확산시켜 상기 제2베이스(6b)의 표면에 에미터층(10)을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 반도체기판(11)상에 매립층(12), 에피택셜층(13)을 형성하고, 더욱이 소자형성영역을 분리시키는 소자분리층(14)을 형성하는 공정과 ; 상기 에피택셜층(13)중 제1베이스를 형성해야 할 영역이 개공된 제1레지스트막(15)을 형성하는 공정 ; 이 제1레지스트막(15)을 마스크로 하여 상기 에피택셜층(13)에 불순물이온을 주입해서 상기 제1베이스(16)를 형성하는 공정 ; 상기 제1레지스트막(15)을 제거한 후 표면에 제1층간절연막(17)을 형성하는 공정 ; 이 제1층간절연막(17)의 표면에 다결정 실리콘막(18)을 형성하는 공정 ; 상기 제1베이스(16)보다 불순물 농도가 낮은 제2베이스를 형성해야 할 영역을 개공부로 하는 제2레지스트막을 다결정 실리콘막의 표면에 형성하고, 이 제2레지스트막을 마스크로 하여 상기 제1층간절연막(17) 및 상기 다결정 실리콘막(18)에 상기 개공부(17a)를 형성하는 공정 ; 상기 제2레지스트막을 제거한 후 산화처리를 행해 상기 제1베이스(16)중 상기 개공부(17a) 아래에 산화막을 형성하여 이 부분의 불순물농도를 저하시켜 상기 제2베이스(16b)를 형성하는 공정 ; 표면에 제2층간절연막(20)을 형성하는 공정 ; 상기 제2층간절연막(20)에 이방성에칭을 행하여 상기 개공부(17a)의 측면에 측벽(20a)을 형성하는 공정 ; 표면에 다결정 실리콘막을 형성한 다음 패터닝을 행하여 에미터전극(21)을 형성하는 공정 및 ; 상기 에미터전극(21)에 불순물이온을 주입한 다음 열공정에 의해 확산시켜 상기 제2베이스(16b)의 표면에 에미터층(22)을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
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