WO1999025025A1 - Mos-transistor und verfahren zu dessen herstellung - Google Patents

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WO1999025025A1
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Stephan Pindl
Erwin Hammerl
Herbert Schäfer
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Siemens Aktiengesellschaft
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Definitions

  • the invention relates to a MOS transistor, having a source, a gate electrode, drain and a channel, the source and the drain being formed by doped regions of a semiconductor material, and the semiconductor material being located on a substrate which has at least one region of a main surface contains flat disc from a single crystal, and a method for its production.
  • Such a MOS transistor can be used, for example, in a CMOS logic circuit as an n-channel transistor or as a p-channel transistor. There is a great need to increase the switching speed of such a transistor and to reduce the power consumption. Since it is known that a large capacitance between the active region of the MOS transistor and the substrate leads to a low switching speed and to a large power consumption of the
  • the transistor heats up during operation
  • the SOI material has a higher defect density in the upper silicon layer than a solid silicon substrate due to its manufacturing process. This can lead to failures and thus to problems with the yield in series production.
  • ⁇ doping means that it is a thin, highly doped layer. Such a layer has good conductivity in the lateral direction. In the vertical direction, however, the interfaces between the ⁇ -doped layer and the semiconductor regions adjacent to it have an insulation property.
  • the ⁇ -doped layer additionally improves the short-channel properties of the transistor.
  • the short channel properties of the transistor result from the fact that the thickness of the charge carrier or area in the order of magnitude of the channel length.
  • a short-channel characteristic that is particularly troublesome in practice is the occurrence of short-circuits.
  • the use of a ⁇ -doped layer arranged below the channel has the disadvantage that the capacitance between the active region of the transistor and the substrate is only slightly suppressed.
  • fluctuations in the process parameters in the lithography process used to generate the isolation regions have a direct effect on the capacitance.
  • the switching properties of different transistors of the same type therefore have an undesirably high fluctuation range.
  • the invention has for its object to provide a MOS transistor and a method for its production, in which the disadvantages of the prior art are avoided.
  • a MOS transistor is to be created which has the highest possible switching speed and whose power conversion is as low as possible.
  • heating of the MOS transistor should be avoided as far as possible.
  • the smallest possible and at the same time precisely definable electrical capacitance between the active region of the transistor and the substrate is to be achieved.
  • this object is achieved in that a generic MOS transistor is designed in such a way that at least one layer of an insulating material is arranged below the source and / or the drain, the layer extending as far as the channel.
  • the invention therefore provides to provide a MOS transistor in which the regions located below the source and / or the drain are designed differently than the region located below the channel.
  • the approach of the insulating layer to the channel includes both the case that there is no insulating layer below the channel and the case that part of the insulating layer extends below part of the channel.
  • the portion of the layer that extends below the channel is preferably less than half the area of the channel. This enables good heat dissipation from the active area of the transistor. This prevents the transistor from heating up during operation, so that there is no undesired lowering of the drain current.
  • the surface area of the layer is expediently limited. This limitation can be done in different ways. For example, it is possible for a continuous layer to be interrupted, or for one or more layers with limited surface area to be arranged under specific areas, for example below the source or drain, for example. In its outer region, the layer preferably extends to an insulation structure which insulates the transistor from other circuit elements such as, for example, adjacent transistors.
  • the layer can consist of any insulating material.
  • the dielectric constant of the layer is preferably as low as possible.
  • a particularly advantageous embodiment of the invention is characterized in that the layer contains nitrogen or a nitrogen compound.
  • the layer contains nitrogen or a nitrogen compound.
  • nitrogen-containing layers are nitrides such as Si3N4, nitrided oxides or oxides grown or post-treated in NO, N 2 0.
  • the nitrogen atoms are deposited at both interfaces (ie polycrystalline silicon / oxide and silicon substrate / oxide), or are at least preferably enriched near an interface to a silicon layer.
  • Layer containing nitrogen compound forms the top layer of several superimposed layers. Such a layer sequence combines the advantage that the regions for the source and the drain can grow up well with a low effective dieelectricity constant. Oxides such as SiO 2 are particularly suitable as material for one or more of the further layers. While a nitride layer has a relative dieelectricity constant of 7.5, the relative dieelectricity constant of an SiO 2 layer produced by the TEOS process is only 4.
  • the insulating layer has a thickness of at least 20 nm, preferably at least 50 nm.
  • a minimum thickness of the insulating layer of approximately 50 nm has the advantage that the capacitance between the source / drain regions and the substrate decreases by more than half.
  • An expedient embodiment of the MOS transistor according to the invention is characterized in that it contains two layers of an insulating material, one layer being arranged below the source and the other layer below the drain.
  • the layers are arranged at the same height. This is particularly easy to implement in terms of production technology and at the same time has the advantage that the value of the remaining capacity can be determined very precisely.
  • the transistors according to the invention can be either p-channel transistors or n-channel transistors. your. It is thus possible to design all transistors of a CMOS circuit in the manner according to the invention. If the intended switching behavior of the individual transistors is intended, it is sufficient that only one or a few of the transistors are designed in the manner according to the invention.
  • the invention further relates to a method for manufacturing a MOS transistor, a semiconductor material is deposited on a substrate, 'and being formed in the semiconductor material, doped regions for source and drain.
  • This method is carried out according to the invention in such a way that at least one layer of an insulating material is applied below the source and / or the drain, or the layer is applied in such a way that it extends as far as the channel.
  • an insulation structure is preferably formed in the substrate, which surrounds an active region for the MOS transistor.
  • a gate electrode is formed within the insulation structure and is provided on its flanks with insulating spacers. Trenches are then formed by selective etching. The etching takes place selectively to the insulation structure and to the insulating spacers. As a result, the trenches extend from the insulation structure to the gate electrode provided with the insulating spacers.
  • the layer of insulating material is then formed in the trenches. The height of the layer is dimensioned so that it is less than the depth of the trenches. As a result, at least one flank made of the semiconductor material of the substrate is exposed in the trenches below the gate electrode.
  • semiconductor material is deposited above the layer of the insulating material by selective epitaxy. Due to the selective epitaxy, the semiconductor material grows monocrystalline starting from the flank of the substrate that is exposed in the trenches. Above the layer of insulating material al it grows up polycrystalline. Source / drain regions are formed in the semiconductor material deposited in the trenches by selective epitaxy. The source / drain regions are doped by in situ doping during selective epitaxy or by subsequent implantation. This method offers the advantage that the trenches are formed in a self-aligned manner with respect to the gate electrode and the insulation structure and that the deposited semiconductor material in which the source / drain regions are formed are formed in a self-aligned manner with respect to the position of the trenches.
  • the layer of insulating material that is formed in the trenches and the deposited semiconductor material in the trenches have the same width. Ie the layer of insulating material that reduces the parasitic junction substrate capacitance is optimized in terms of its width in a self-aligned manner.
  • FIG. 1 shows a cross section through the substrate 5 during the tub and channel implantation
  • FIG. 2 shows the substrate shown in FIG. 1 after the growth of the gate oxide and of polycrystalline silicon
  • FIG. 3 shows a cross section through the substrate after deposition of a nitride layer
  • FIG. 4 shows a cross section through the substrate after structuring the gate electrode
  • FIG. 5 shows a cross section through the substrate after deposition. fertilizing a spacer on the gate electrode
  • FIG. 6 shows a cross section through the substrate after the etching of isolation trenches
  • FIG. 7 shows a cross section through the substrate after the trenches have been filled
  • FIG. 8 shows a cross section through the substrate during the implementation of a planarization process
  • Figure 11 shows a cross section through the substrate after growing a silicon layer.
  • a particularly preferred embodiment of the invention begins with conventional isolation of the active regions by producing an isolation structure 10, for example with a LOCOS or STI (shallow trench isolation) process.
  • an isolation structure 10 for example with a LOCOS or STI (shallow trench isolation) process.
  • a gate dielectric 20 which is preferably a Contains oxide, grew up.
  • a gate stack is then deposited, for example by depositing a polycrystalline silicon layer 25 and a nitride layer 28 (see FIG. 2 and FIG. 3).
  • a gate electrode 30 is formed by structuring the polycrystalline silicon layer 25 and the nitride layer 28 (see FIG. 4) and, if appropriate, dopant is implanted in a slightly increasing concentration (LDD implantation). Such a flat concentration gradient extends the life of the transistor.
  • spacers 40 preferably by the deposition of SiO 2 by decomposition of tetraethyl orthosilicate (SiO (OC 2 H 5 ) 4 ; TEOS), and subsequent anisotropic etching, which is referred to as TEOS spacer formation will (see Figure 5).
  • 50 diffusion areas for tub contacts which are located outside the insulation structure 10, are covered with a resist mask and silicon is plasma-etched (see FIG. 6).
  • the plasma etching takes place selectively with respect to the insulation structure 10, the spacers 40 and the nitride layer 28.
  • HBr, chlorine and helium are suitable as etching agents.
  • the etching takes place at 100 to 500 mTorr and 10 to 50 ° C.
  • Trenches 60 of approximately 300 nm deep are formed in a self-aligned manner, which extend from the gate electrode 30 provided with the spacers 40 to the insulation structure 10.
  • a thin oxide layer 70 is subsequently formed, which can be done, for example, by deposition using the TEOS method or by thermal oxidation.
  • a nitride layer 80 which is so thick that it fills the trenches 60 and covers the gate electrode 30 (see FIG. 7).
  • the nitride layer 80 is approximately 600 nm thick.
  • the nitride layer 80 allows silicon to be grown selectively to an oxide layer.
  • a CMP (chemical mechanical polishing) step unevenness in the surface of the nitride layer 80 is removed and the nitride layer 80 is brought to a target thickness of approximately 100 nm to 200 nm on the gate electrode 30 (see FIG. 8).
  • the CMP step is stopped before the thin oxide layer, the so-called thin oxide nitride cover, located on the upper surface of the gate electrode 30 can be removed.
  • the thin oxide nitride cover on the gate electrode 30 is also removed, so that the surface of the gate electrode 30 is exposed (see FIG. 9).
  • a target thickness of the nitride layer 80 is achieved which is less than the height expansion of the insulating trenches 60.
  • the target thickness of the nitride layer 80 is approximately 100 nm to 200 nm, with 150 nm being preferred.
  • a short etching step removes oxide residues on the flank to the spacer 40 and any nitride residues present on the gate electrode 30 (see FIG. 10).
  • a semiconductor material 90 preferably silicon (doped or undoped in situ, depending on the application, grows selectively only on nitride and silicon " but not on the oxide.
  • the selective epitaxy takes place with an H 2 Process gas containing SiH2Cl2 and HCl, to which doping gases are added in the case of in situ doping, in the temperature range between 750 and 950 ° C. and in the pressure range between 1 and 100 Torr.
  • the growth takes place monocrystalline on silicon and polycrystalline on nitride
  • a semiconductor layer, preferably a polysilicon layer, is formed on the nitride layer with a monocrystalline connection to the channel region below the gate electrode 30.
  • the semiconductor material 90 grows on the gate electrode 30 (see FIG. 11).
  • source / drain regions 91 are implanted with phosphorus in the case of an NMOS transistor or with boron in the case of one PMOS transistor and subsequent annealing.
  • the transistor is completed by the usual process steps such as applying a passivation layer, contact hole opening and contact formation (not shown).

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Abstract

Ein MOS-Transistor mit Source, einer Gateelektrode, Drain und einem Kanal weist unterhalb von Source und/oder Drain eine Schicht (70, 80) aus isolierendem Material auf, die bis an den Kanal reicht und die höchstens unterhalb eines Teils der Fläche zwischen Source und Drain angeordnet ist. Die Schicht wird insbesondere in einem Graben angeordnet, der selbstjustiert zur Gateelektrode geätzt wird und in dem Halbleitermaterial durch selektive Epitaxie abgeschieden wird. Source und Drain werden in dem selektiv abgeschiedenen Halbleitermaterial realisiert.

Description

Beschreibung
MOS-Transistor und Verfahren zu dessen Herstellung
Die Erfindung betrifft einen MOS-Transistor, mit Source, einer Gateelektrode, Drain und einem Kanal, wobei die Source und die Drain durch dotierte Bereiche eines Halbleitermaterials gebildet werden, und wobei sich das Halbleitermaterial auf einem Substrat befindet, das mindestens im Bereich einer Hauptfläche eine ebene Scheibe aus einem Einkristall enthält, sowie ein Verfahren zu dessen Herstellung.
Ein derartiger MOS-Transistor kann beispielsweise in einer CMOS-Logikschaltung als n-Kanal-Transistor oder als p-Kanal- Transistor eingesetzt werden. Es besteht ein hoher Bedarf, die Schaltgeschwindigkeit eines derartigen Transistors zu erhöhen und den Leistungsumsatz zu verringern. Da es bekannt ist, daß eine große Kapazität zwischen dem aktiven Gebiet des MOS-Transistors und dem Substrat zu einer geringen Schaltge- schwindigkeit und zu einem großen Leistungsverbrauch des
Transistors führt, wird die Kapazität zwischen dem aktiven Gebiet des Transistors und dem Substrat möglichst klein gehalten.
Zur Erzielung einer hohen Schaltgeschwindigkeit ist es bekannt (J.-P. Colinge, Silicon-on-Insulator Technology: Materials to VLSI, Kluwer Academic Publishers, Boston/ Dordrecht/London, 1991, S. 107-117), einen MOS-Transistor auf der Basis eines SOI (SILICON ON INSULATOR) -Substrats aufzubau- en. Der Einsatz eines derartigen SOI-Substrats ist mit zwei Vorteilen verbunden. Die laterale und vertikale Isolation durch den Isolator verhindert den sogenannten Latch-up Effekt. Bei dem Latch-up Effekt handelt es sich um das Auftreten eines Zündstroms bei der Polung eines Emitter-Basis-pn- Übergangs in Flußrichtung. Der hohe Zündstrom kann zur lokalen Zerstörung der integrierten Schaltung führen, beispielsweise durch ein Aufschmelzen der Metallisierung. Durch die Vermeidung des Latch-up Effektes ist es möglich, n-Kanal- und p-Kanal-MOS-Transistoren so dicht aneinander zu setzen, wie es die Auflösung des Lithographieverfahrens erlaubt. Ein weiterer Vorzug des Einsatzes von SOI-Substraten besteht darin, daß es fast keine parasitären pn-Kapazitäten gibt, die bei den auftretenden Schaltvorgängen umgeladen werden müssen. Ein derartiger auf einem SOI-Substrat aufgebauter MOS-Transistor zeichnet sich somit durch eine hohe Schaltgeschwindigkeit aus .
Dieser Aufbau des Transistors ist jedoch mit mehreren Nachteilen verbunden. Zum einen kommt es zu einem Aufheizen des Transistors während des Betriebs, zum anderen weist das SOI- Material aufgrund seines Herstellungsverfahrens eine höhere Defektdichte in der oberen Siliziumschicht auf als ein massives Silizium-Substrat. Hierdurch kann es zu Ausfällen und damit zu Ausbeuteproblemen in der Serienproduktion kommen.
Es ist ferner bekannt, ein Verfahren zur Herstellung eines MOS-Transistors so durchzuführen, daß die Isolationsgebiete in einem Abstand von mindestens 0,3 μm von der Gateelektrode erzeugt werden. Die Source und die Drain wachsen epitaktisch auf, wobei eine Verbindung zwischen der Source und der Drain mit dem Kanal erzeugt wird (K. Imai et al . Symposium on VLSI Technology Digest of Technical Papers, IEEE 1996, pp. 172- 173) . Ferner befindet sich unterhalb des Kanals eine δ- dotierte Schicht. Unter δ-Dotierung wird hierbei verstanden, daß es sich um eine dünne, hochdotierte Schicht handelt. Eine solche Schicht weist in lateraler Richtung eine gute Leitfä- higkeit auf. In vertikaler Richtung weisen die Grenzflächen zwischen der δ-dotierten Schicht und den an ihr anliegenden Halbleiterbereichen jedoch eine Isolationseigenschaft auf. Hierdurch tritt in vertikaler Richtung eine ähnliche elektrische Isolation wie bei einem SOI-Substrat auf. Die δ-dotierte Schicht verbessert zusätzlich die Kurzkanaleigenschaften des Transistors. Die Kurzkanaleigenschaften des Transistors resultieren daraus, daß die Dicke des Ladungsträger- oder Ver- armungsgebiets in der Größenordnung der Kanallänge liegt. Eine in der Praxis besonders störende Kurzkanaleigenschaft ist das Entstehen von Kurzschlüssen. Der Einsatz einer unterhalb des Kanals angeordneten δ-dotierten Schicht ist jedoch mit dem Nachteil verbunden, daß die Kapazität -zwischen dem aktiven Gebiet des Transistors und dem Substrat nur geringfügig unterdrückt wird. Außerdem wirken sich Schwankungen der Verfahrensparameter bei dem zu der Erzeugung der Isolationsgebiete verwendeten Lithographieprozeß unmittelbar auf die Kapazität aus. Die Schalteigenschaften verschiedener Transistoren des gleichen Typs weisen dadurch eine unerwünscht hohe Schwankungsbreite auf .
Der Erfindung liegt die Aufgabe zugrunde, einen MOS- Transistor und ein Verfahren zu dessen Herstellung anzugeben, bei dem die Nachteile des Standes der Technik vermieden werden. Insbesondere soll ein MOS-Transistor geschaffen werden, der eine möglichst hohe Schaltgeschwindigkeit aufweist und dessen Leistungsumsatz möglichst gering ist. Außerdem soll ein Aufheizen des MOS-Transistors möglichst weitgehend vermieden werden. Ferner soll eine möglichst geringe und gleichzeitig genau definierbare elektrische Kapazität zwischen dem aktiven Gebiet des Transistors und dem Substrat erreicht werden.
Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß ein gattungsgemäßer MOS-Transistor so ausgestaltet wird, daß unterhalb der Source und/oder der Drain wenigstens eine Schicht aus einem isolierenden Material angeordnet ist, wobei die Schicht bis an den Kanal reicht.
Die Erfindung sieht also vor, einen MOS-Transistor zu schaffen, bei dem die unterhalb der Source und/oder der Drain befindlichen Gebiete anders gestaltet sind als der unterhalb des Kanals befindliche Bereich.
Das Heranreichen der isolierenden Schicht an den Kanal umfaßt sowohl den Fall, daß sich unterhalb des Kanals keine isolierende Schicht befindet als auch den Fall, daß sich ein Teil der isolierenden Schicht unterhalb eines Teils des Kanals erstreckt .
Der Teil der Schicht, der sich unterhalb des Kanals erstreckt, beträgt vorzugsweise weniger als die Hälfte der Fläche des Kanals. Dies ermöglicht eine gute Wärmeableitung aus dem aktiven Gebiet des Transistors. Hierdurch wird eine Auf- heizung des Transistors während des Betriebes vermieden, so daß es nicht zu einer unerwünschten Absenkung des Drain- Stroms kommt.
Zweckmäßigerweise ist die Flächenausdehnung der Schicht be- grenzt. Diese Begrenzung kann auf verschiedene Weise erfolgen. So ist es beispielsweise möglich, daß eine durchgehende Schicht unterbrochen ist, oder daß eine oder mehrere flächenmäßig begrenzte Schichten jeweils unter bestimmten Gebieten, beispielsweise jeweils unterhalb der Source oder der Drain angeordnet sind. Vorzugsweise dehnt sich die Schicht in ihrem äußeren Bereich bis zu einer Isolationsstruktur aus, die den Transistor gegenüber anderen Schaltungselementen wie beispielsweise benachbarten Transistoren isoliert.
Grundsätzlich kann die Schicht aus einem beliebigen isolierenden Material bestehen. Vorzugsweise ist die Dielektrizitätskonstante der Schicht jedoch möglichst gering.
Eine besonders zweckmäßige Ausführungsform der Erfindung zeichnet sich dadurch aus, daß die Schicht Stickstoff oder eine StickstoffVerbindung enthält. Dies hat den Vorteil, daß auf der Schicht die Gebiete für die Source und die Drain durch selektive Epitaxie aufwachsen können. Als Beispiele für stickstoffhaltige Schichten kommen Nitride wie Si3N4, nitri- dierte Oxide oder in NO, N20 aufgewachsene oder nachbehandelte Oxide in Betracht. Abhängig vom Herstellungsverfahren lagern sich die Stickstoffatome an beiden Grenzflächen (d.h. polykristallines Silizium/Oxid und Silizium-Substrat/Oxid) an, bzw. werden zumindest bevorzugt nahe einer Grenzfläche zu einer Siliziumschicht angereichert.
Es ist besonders zweckmäßig, daß die Stickstoff oder eine
Stickstoffverbindung enthaltende Schicht die oberste Schicht von mehreren übereinanderliegenden Schichten bildet. Eine derartige Schichtenfolge vereint den Vorteil, daß die Gebiete für die Source und die Drain gut aufwachsen können mit einer niedrigen wirksamen Dieelektrizitatskonstante. Als Material für eine oder mehrere der weiteren Schichten kommen insbesondere Oxide wie Si02 in Betracht. Während eine Nitridschicht eine relative Dieelektrizitatskonstante von 7,5 aufweist, beträgt die relative Dieelektrizitatskonstante von einer nach dem TEOS-Verfahren hergestellten Si02-Schicht lediglich 4.
Es ist weiterhin vorteilhaft, daß die isolierende Schicht eine Dicke von mindestens 20 nm, vorzugsweise mindestens 50 nm aufweist . Eine Mindestdicke der isolierenden Schicht von un- gefähr 50 nm hat den Vorteil, daß die Kapazität zwischen den Source/Drain-Gebieten und dem Substrat um mehr als die Hälfte abnimmt .
Eine zweckmäßige Ausführungsform des erfindungsgemäßen MOS- Transistors zeichnet sich dadurch aus, daß er zwei Schichten aus einem isolierenden Material enthält, wobei die eine Schicht unterhalb der Source und die andere Schicht unterhalb der Drain angeordnet ist.
Bei dem Vorhandensein von mehreren Schichten ist es zweckmäßig, daß die Schichten auf gleicher Höhe angeordnet sind. Dies ist herstellungstechnisch besonders einfach zu realisieren und hat gleichzeitig den Vorteil, daß der Wert der verbleibenden Restkapazität sehr genau festgelegt werden kann.
Bei den erfindungsgemäßen Transistoren kann es sich sowohl um p-Kanal-Transistoren als auch um n-Kanal-Transistoren han- dein. Es ist somit möglich, sämtliche Transistoren einer CMOS-Schaltung auf die erfindungsgemäße Weise zu gestalten. Bei einem beabsichtigten unterschiedlichen Schaltungsverhalten der einzelnen Transistoren genügt es jedoch, daß nur ei- ner oder wenige der Transistoren auf die erfindungsgemäße Weise gestaltet sind.
Die Erfindung betrifft ferner ein Verfahren zur Herstellung eines MOS-Transistors, wobei auf einem Substrat ein Halblei- termaterial abgeschieden wird, 'und wobei in dem Halbleitermaterial dotierte Gebiete für Source und Drain gebildet werden. Dieses Verfahren wird erfindungsgemäß so durchgeführt, daß unterhalb der Source und/oder der Drain wenigstens eine Schicht aus einem isolierenden Material aufgebracht wird, o- bei die Schicht so aufgebracht wird, daß sie bis an den Kanal reicht .
Vorzugsweise wird zu der Herstellung des MOS-Transistors in dem Substrat eine Isolationsstruktur gebildet, die ein akti- ves Gebiet für den MOS-Transistor umgibt. Innerhalb der Isolationsstruktur wird eine Gateelektrode gebildet, die an Flanken mit isolierenden Abstandsstücken (Spacer) versehen werden. Durch selektives Ätzen werden anschließend Gräben gebildet . Das Ätzen erfolgt selektiv zur Isolationsstruktur und zu den isolierenden Abstandsstücken. Dadurch reichen die Gräben von der Isolationsstruktur bis zu der mit den isolierenden Abstandsstücken versehenen Gateelektrode . Die Schicht aus isolierendem Material wird anschließend in den Gräben gebildet. Dabei wird die Höhe der Schicht so bemessen, daß sie ge- ringer als die Tiefe der Gräben ist. Dadurch liegt unterhalb der Gateelektrode in den Gräben mindestens eine Flanke aus dem Halbleitermaterial des Substrats frei. Anschließend wird oberhalb der Schicht aus dem isolierenden Material durch selektive Epitaxie Halbleitermaterial abgeschieden. Durch die selektive Epitaxie wächst das Halbleitermaterial ausgehend von der in den Gräben freiliegenden Flanke des Substrats monokristallin. Oberhalb der Schicht aus isolierendem Materi- al wächst es polykristallin auf. In dem in den Gräben des durch selektive Epitaxie abgeschiedenen Halbleitermaterial werden Source/Drain-Gebiete gebildet. Die Source/Drain- Gebiete werden durch in situ-Dotierung bei der selektiven Epitaxie oder durch nachfolgende Implantation dotiert. Dieses Verfahren bietet den Vorteil, daß die Gräben selbstjustiert zu der Gateelektrode und der Isolationsstruktur gebildet werden und daß das abgeschiedene Halbleitermaterial, in dem die Source/Drain-Gebiete gebildet werden, selbstjustiert zur Lage der Gräben gebildet werden. Die Schicht des isolierenden Material, die in den Gräben gebildet wird, und das abgeschiedene Halbleitermaterial in den Gräben weisen die gleiche Weite auf. D.h. die Schicht aus isolierendem Material, die die parasitäre Junction-Substrat-Kapazität reduziert, ist bezüglich ihrer Breite auf selbstjustierte Weise optimiert.
Weitere Vorteile, zweckmäßige Weiterbildungen und Besonderheiten der Erfindung ergeben sich aus den Unteransprüchen und der nachfolgenden Darstellung eines bevorzugten Ausführungs- beispiels anhand der Zeichnungen.
Von den Zeichnungen zeigt
Figur 1 einen Querschnitt durch das Substrat 5 während der Wannen- und Kanalimplantation,
Figur 2 das in Figurl dargestellte Substrat nach dem Aufwachsen des Gateoxids und von polykristallinem Silizium,
Figur 3 einen Querschnitt durch das Substrat nach Abscheidung einer Nitridschicht,
Figur 4 einen Querschnitt durch das Substrat nach der Strukturierung der Gateelektrode,
Figur 5 einen Querschnitt durch das Substrat nach Abschei- düng eines Abstandsstücks (Spacer) an der Gateelektrode,
Figur 6 einen Querschnitt durch das Substrat nach der Ät- zung von Isolationsgräben,
Figur 7 einen Querschnitt durch das Substrat nach Auffüllung der Gräben,
Figur 8 einen Querschnitt durch das Substrat während der Durchführung eines Planarisierungsvorgangs,
Figur 9 einen Querschnitt durch das Substrat nach Entfernung der Nitridschicht auf der Gateelektrode
Figur 10 einen Querschnitt durch das Substrat nach Entfernen von Oxidresten an den Flanken des Abstandsstücks und
Figur 11 einen Querschnitt durch das Substrat nach Aufwachsen einer Siliziumschicht.
Eine besonders bevorzugte Ausführungsform der Erfindung beginnt mit einer herkömmlichen Isolation der aktiven Gebiete durch die Erzeugung einer Isolationsstruktur 10, beispielsweise mit einem LOCOS- oder STI (Shallow-Trench-Isolation) - Prozeß.
Nachfolgend wird der Prozeß auf der Basis einer Isolati- onsstruktur, die nach dem STI -Verfahren hergestellt wurde, erläutert . Es könnte aber technologisch auch eine LOCOS oder Recessed LOCOS- Isolation verwendet werden.
Danach werden Wannen- und Kanalgebiete durch Ionenimplantati- on mit Bor im Fall eines NMOS-Transistors oder mit Phosphor im Fall eines PMOS-Transistors erzeugt (siehe Fig. 1) . Anschließend wird ein Gatedielektrikum 20, das vorzugsweise ein Oxid enthält, aufgewachsen. Anschließend wird ein Gatestapel abgeschieden, beispielsweise durch Abscheidung einer polykristallinen Siliziumschicht 25 und einer Nitridschicht 28 (siehe Figur 2 und Figur 3) .
Im nächsten Prozeßschritt wird durch Strukturierung der polykristallinen Siliziumschicht 25 und der Nitridschicht 28 eine Gateelektrode 30 gebildet (siehe Figur 4) und gegebenenfalls Dotierstoff in einer leicht ansteigenden Konzentration im- plantiert (LDD- Implantation) . Ein derart flaches Konzentrationsgefälle verlängert die Lebensdauer des Transistors.
Danach folgt die Bildung von Abstandsstücken 40, vorzugsweise durch die Abscheidung von Siθ2 durch Zersetzung von Tetra- Ethyl-Ortho-Silikat (SiO (OC2H5) 4 ; TEOS) , und anschließendes anisotropes Ätzen, was als TEOS-Spacer-Bildung bezeichnet wird (siehe Figur 5) .
Im folgenden werden mit einer Lackmaske 50 Diffusionsgebiete für Wannenkontakte, die sich außerhalb der Isolationsstruktur 10 befinden, abgedeckt und Silizium plasmageätzt (siehe Figur 6) . Die Plasmaätzung erfolgt selektiv zu der Isolationsstruktur 10, den Abstandsstücken 40 und der Nitridschicht 28. Als Ätzmittel ist HBr, Chlor und Helium geeignet. Die Ätzung er- folgt bei 100 bis 500 mTorr und 10 bis 50 °C. Es entstehen selbstjustiert ungefähr 300 nm tiefe Gräben 60, die von der mit den Abstandsstücken 40 versehenen Gateelektrode 30 bis zu der Isolationsstruktur 10 reichen. Nachfolgend wird eine dünne Oxidschicht 70 gebildet, was beispielsweise durch Abschei- düng nach dem TEOS-Verfahren oder durch thermische Oxidation erfolgen kann. Es folgt die Abscheidung einer Nitridschicht 80, die so dick ist, daß sie die Gräben 60 füllt und die Gateelektrode 30 bedeckt (siehe Fig. 7) . Vorzugsweise ist die Nitridschicht 80 ungefähr 600 nm dick. Die Nitridschicht 80 erlaubt selektiv zu einer Oxidschicht ein Aufwachsen von Silizium. Mit Hilfe eines CMP (chemisch-mechanisches Polieren) - Schrittes werden Unebenheiten in der Oberfläche der Nitridschicht 80 entfernt und die Nitridschicht 80 auf eine Zieldicke von ungefähr 100 nm bis 200 nm auf der Gateelektrode 30 gebracht (siehe Figur 8). Der CMP-Schritt wird gestoppt, bevor es zu einer Entfernung der auf der oberen Oberfläche der Gateelektrode 30 befindlichen dünnen Oxidschicht, des sogenannten Dünnoxid-Nitrid-Deckels, kommen kann.
Beim darauffolgenden naßchemischen Dünnen der Nitridschicht wird auch der Dünnoxid-Nitrid-Deckel auf der Gateelektrode 30 entfernt, so daß die Oberfläche der Gateelektrode 30 freigelegt wird (siehe Figur 9) . Hierbei wird eine Zieldicke der Nitridschicht 80 erreicht, die geringer als die Höhenausdeh- nung der isolierenden Gräben 60 ist. Die Zieldicke der Nitridschicht 80 beträgt ungefähr 100 nm bis 200 nm, wobei 150 nm bevorzugt sind. Ein kurzer Ätzschritt entfernt noch Oxidreste an der Flanke zum Abstandsstück (Spacer) 40 und eventuell vorhandene Nitridreste auf der Gateelektrode 30 (siehe Figur 10) .
Es folgt nun ein Epitaxieschritt, bei dem ein Halbleitermaterial 90, vorzugsweise Silizium (je nach Anwendungszweck in situ dotiert oder undotiert) , selektiv nur auf Nitrid und Si- lizium", nicht jedoch auf dem Oxid wächst. Die selektive Epitaxie erfolgt mit einem H2 , SiH2Cl2 und HCl enthaltenden Prozeßgas, dem in dem Fall der in situ-Dotierung Dotiergase zugegeben werden, im Temperaturbereich zwischen 750 und 950°C und im Druckbereich zwischen 1 und 100 Torr. Das Wachstum er- folgt dabei monokristallin auf Silizium und polykristallin auf Nitrid. Es bildet sich eine Halbleiterschicht, vorzugsweise eine Polysiliziumschicht , auf der Nitridschicht mit monokristallinem Anschluß an den Kanalbereich unterhalb der Gateelektrode 30. Gleichzeitig wächst das Halbleitermaterial 90 auf der Gateelektrode 30 (siehe Figur 11) .
Erfolgt das Aufwachsen des Halbleitermaterials in situ do- tiert, so bildet das seitlich der Gateelektrode 30 aufgewachsene Halbleitermaterial Source/Drain-Gebiete 91. Erfolgt das Aufwachsen des Halbleitermaterials 90 undotiert, so werden Source/Drain-Gebiete 91 durch Implantation mit Phosphor im Fall eines NMOS-Transistors oder mit Bor im Fall eines PMOS- Transistors und anschließendes Tempern.
Im Anschluß an die dargestellten Prozeßschritte wird der Transistor durch die üblichen Verfahrensschritte wie Aufbrin- gen einer Passivierungsschicht, Kontaktlochöffnung und Kontaktbildung fertiggestellt (nicht dargestellt) .
Durch das vorgestellte Verfahren befindet sich unter sämtlichen Source/Drain-Gebieten eine isolierende Schicht, die die parasitäre Junction-Substrat-Kapazität drastisch reduziert.

Claims

Patentansprüche
1. MOS-Transistor, mit Source, einer Gateelektrode, Drain und einem Ka- nal, wobei die Source und die Drain durch dotierte Bereiche eines Halbleitermaterials gebildet werden, und wobei sich das Halbleitermaterial auf einem Substrat befindet, das mindestens im Bereich einer Hauptfläche eine ebene Scheibe aus einem Einkristall enthält, dadurch gekennzeichnet, daß unterhalb der Source und/oder der Drain wenigstens eine Schicht (70, 80) aus einem isolierenden Material angeordnet ist, wobei die Schicht (70, 80) bis an den Kanal reicht und höchstens un- terhalb eines Teils der Fläche zwischene der Source und der Drain angeordnet ist .
2. MOS-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die Schicht (70, 80) höchstens unterhalb der Hälfte der Fläche zwischen der Source und der Drain angeordnet ist.
3. MOS-Transistor nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die Schicht (70, 80) eine Dicke von mindestens 20 nm aufweist.
4. MOS-Transistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß unterhalb der Source und/oder der Drain mehrere übereinanderliegende Schichten (70, 80) angeordnet sind.
5. MOS-Transistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Schicht (80) Stickstoff oder eine StickstoffVerbindung enthält.
6 . MOS-Transistor nach Anspruch 5 , d a d u r c h g e k e n n z e i c h n e t , daß die Stickstoff oder eine Stickstof fverbin- düng enthaltende Schicht (80) die oberste Schicht von mehreren übereinanderliegenden Schichten (70, 80) bildet.
7. MOS-Transistor nach einem der Ansprüche 1 bis 6, da- durch gekennzeichnet, daß er zwei- Schichten aus ei- nem isolierenden Material enthält, wobei die eine Schicht unterhalb der Source und die andere Schicht unterhalb der Drain angeordnet ist .
8. MOS-Transistor nach Anspruch 7, dadurch gekennzeichnet , daß die Schichten auf gleicher Höhe angeordnet sind.
9. CMOS-Schaltung, dadurch gekennzeichnet, daß sie wenigstens einen MOS-Transistor nach einem der Ansprüche 1 bis 8 enthält .
10. Verfahren zur Herstellung eines MOS-Transistors, wobei auf einem Substrat ein Halbleitermaterial abge- schieden wird, und wobei in dem Halbleitermaterial dotierte Gebiete für Source und Drain gebildet werden, dadurch gekennzeichnet , daß unterhalb der Source und/oder der Drain wenigstens eine Schicht (70, 80) aus einem isolierenden Materi- al aufgebracht wird, wobei die Schicht (70, 80) so aufgebracht wird, daß sie höchstens unterhalb eines Teils der Fläche zwischen der Source und der Drain angeordnet ist.
11. Verfahren nach Anspruch 10, - bei dem in dem Substrat eine Isolationsstruktur (10) gebildet wird, die ein aktives Gebiet für den MOS-Transistor umgibt , bei dem innerhalb der Isolationsstruktur (10) eine Gateelektrode (30) gebildet wird, deren Flanken mit isolie- renden Abstandsstücken (40) versehen werden, bei dem durch selektives Ätzen Gräben (60) gebildet werden, die von der Isolationsstruktur (10) bis zu der mit den isolierenden Abstandsstücken (40) versehenen Gateelektrode (30) reichen, bei dem die Schicht (70, 80) aus isolierendem Material in den Gräben (60) gebildet wird, bei dem in den Gräben (60) oberhalb der- Schicht (70, 80) durch selektive Epitaxie Halbleitermaterial (90) abgeschieden wird.
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