WO2001006542A2 - Verfahren zur herstellung eines vertikal-halbleitertransistorbauelements und vertikal-halbleitertransistorbauelement - Google Patents

Verfahren zur herstellung eines vertikal-halbleitertransistorbauelements und vertikal-halbleitertransistorbauelement Download PDF

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WO2001006542A2
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Definitions

  • the invention relates to a method for manufacturing a V ertical semiconductor transistor device and such a V ertical-Halbleitertr nsistorbauelement.
  • planar "bulk” MOSFET etal-oxide-semiconductor field-effect transistor
  • Other currently pursued concepts for avoiding parasitic short-channel effects are to manufacture transistors on SOI (Silicon-on-Insulator) arrays or to develop planar double-gate transistors, in which improved gate control by embedding the channel area between two against overlying gate electrodes is reached.
  • German patent application DE 196 32 835 AI describes a semiconductor capacitor which has a capacitor electrode with vertical column structures to enlarge its capacitor area.
  • the column structures are formed using a statistical mask, which enables structure sizes in the sub-100 nm range.
  • the invention is based on the object of specifying a method for producing a vertical semiconductor transistor component which enables the production of powerful and scalable components of this type.
  • the invention further aims to create powerful, in particular high current driver capability scalable semiconductor transistor components.
  • the underlying the invention the task is solved d urch the features of claims 1 and 8. FIG.
  • the channel length of the vertical semiconductor transistor component according to the invention is defined by a layer generation step, while the channel width is determined independently of the lithography by a statistical mask.
  • the "channel" of the vertical semiconductor transistor component is represented by a plurality of individual channels which form in the column structures and have the same length and essentially the same width.
  • the layer sequence is preferably built up by a selective n * pn "or p + np * epitaxy step. Appropriate doping enables moderate fluctuations in the column structure diameter (for example 50 nm ⁇ 10 nm) to be compensated for and that the low-doped middle layer zones (channel layer zones) of the column structures change into the completely depleted state at a corresponding gate voltage.
  • the layer sequence can also be built up by depositing alternating semiconductor layers and tunnel insulation layers, the layer thickness of the tunnel insulation layers being less than 5 nm. In DIE se, a ⁇ based on the electrical tunnel effect is realized of the semiconductor transistor device.
  • the semiconductor layers consist of silicon
  • considerable reduction in the lateral dimensions of the silicon layer zones can be achieved after the formation of the column structures from the layer sequence by means of a lateral oxidation step.
  • the underlying principle is described in the publication by H.I. Liu, et al. As a result, the result is that silicon is retained only in a very thin core area (diameter approximately 2 nm) of the column structure, while the entire surrounding jacket area of the column structure is oxidized.
  • quantum components as well as single electron components based on silicon can be realized, for the manufacture of which only conventional process steps (deposition, etching and self-adjusting oxidation processes) are required.
  • MTJ multiple tunnel junctions
  • FIGS. 1A-P are schematic sectional views for explaining the process steps that are required to build an invented vertical FET according to the invention are carried out in accordance with a first exemplary embodiment of the invention
  • FIGS. 1A-P shows a schematic sectional illustration of a vertical FET produced by the method explained in FIGS. 1A-P;
  • FIG. 2B shows a top view of the vertical FET shown in FIG. 2A, the contours of lithographic masks used in the production being drawn in;
  • FIGS. 2A and 2B are schematic sectional illustrations aligned with FIGS. 2A and 2B to illustrate the lithographic masks used;
  • FIG. 3 shows a schematic perspective view of a vertical FET according to the invention
  • FIG. 4A shows a schematic sectional illustration of an individual column structure for realizing an inventive single electron or quantum FET according to a second exemplary embodiment of the present invention.
  • FIG. 4B shows the column structure shown in FIG. 4A after execution of a lateral self-limiting oxidation step.
  • a continuous conductive contact layer 2 is produced on a substrate 1, for example a monocrystalline silicon wafer.
  • the conductive contact layer 2 can be, for example, a doped epitaxial layer or a doped surface area of the substrate 1.
  • Ll LOCOS mask
  • the standing oxide structures 3 serve for isolation from neighboring transistor structures (not shown).
  • LOCOS technique can also trench isolation technology (STI: shallow trench isolation) can be used for electrical insulation of adjacent stor Jardin transis-.
  • STI shallow trench isolation
  • narrow trenches are etched into the contact layer 2 and the substrate 1 and filled with an insulating material, a smaller space requirement being required than with the LOCOS insulation technology.
  • a layer sequence 5, 6, 7 is grown in the exposed active region 4. Due to the selectivity of the epitaxial step, no mask is required for this.
  • the layers 5, 6, 7 can be, for example, n + , p- and n + -doped silicon layers or p ⁇ , n-, p * -doped silicon layers. It is also possible to produce polycrystalline or possibly even amorphous doped silicon layers 5, 6, 7.
  • a cover insulation layer 8 is deposited over the layer sequence 5, 6, 7 and the surrounding thermal oxide 3.
  • the approximately 20 nm thick top insulation layer 8 can be, for example, an SiO 2 layer and can be deposited using the known TEOS (tetraethyl orthosilicate) method.
  • the cover insulation layer 8 is later used as a hard mask to form the column structures.
  • FIGS. 1E to IG A first possibility for generating a statistical mask is described in more detail with reference to the following FIGS. 1E to IG.
  • On the surface of the cover insulation layer 8 statistically distributed mask structures in the form of nuclei 9 are formed during a chemical vapor deposition in a Epita ⁇ xiestrom.
  • An atmosphere of H : and S iH 4 can be used as the process gas, which is added to delay the germ formation process GeH 4 .
  • S iH 4 and GeH 4 is in the range from 10 " to 1 mbar, the partial pressure of H 2 can be about 1 to 100 mbar.
  • the deposition is carried out in the temperature range between 500 and 700 ° C.
  • the process conditions are then changed in order to adjust the size of the silicon seeds.
  • process conditions are set as they are used for the selective epistaxia. Further nucleation on the surface of the cover insulation layer 8 is then prevented.
  • the selective epitaxy takes place, for example, with a gas mixture of E : and SiH? Cl2 in the temperature range between 600 - 800 ° C. GeH 4 can be added to this gas mixture in order to adjust the material composition of the nuclei 9.
  • the nuclei 9 form statistically distributed mask structures of a statistical mask according to FIG. 1E.
  • a statistical mask can also be created in other ways.
  • a second possibility is to apply a continuous germanium layer on the top insulation layer 8, which in a subsequent tempering step (for example at 500 ° C.) breaks down into individual germanium nuclei, which form the statistically distributed mask structures.
  • a third possibility is to cover the insulating layer 8 is a layer having a rough wanted Oberflä ⁇ che apply.
  • the layer can consist, for example, of polysilicon or polyester. With an average thickness of, for example, 50 nm, thickness fluctuations of the layer around 30 nm can be realized.
  • a first silicon layer with a thickness of, for example, 20 nm can be placed on the top insulation layer 8, an SiO layer with a thickness of, for example, 3 nm above it and a second silicon layer with a layer thickness over this of about 20 nm can be applied.
  • the Si0 2 layer embedded between the silicon layers decomposes and forms individual Si0 2 islands, which, after removal of the upper silicon layer (and a structuring of the lower silicon that occurs, Layer) can be used as statistically distributed mask structures.
  • a component area is defined according to FIG. 1F by means of a selection mask L2 by etching away unmasked germs 9. Masked germs, however, remain.
  • the selection mask step specifies both the location of the component to be formed and the number of vertical column structures occurring therein.
  • the cover insulation layer 8 is removed by anisotropic etching.
  • the statistical mask made of germs 10 is transferred into the cover insulation layer 8 and forms a hard mask 11 there.
  • the layer sequence 5, 6, 7 is then etched using the seeds 10 or the hard mask 11 and then the remains of the seeds 10 and the hard mask 11 are removed.
  • column structures 12 are formed from the layer sequence 5, 6, 7.
  • the S äulen Modellen 12 consist of a layer zone sequence 5A, 6A and 7A in accordance with the original sequence of layers 5, 6,. 7
  • a thin insulation layer 13 is then produced on the exposed wall areas of the column structures 12 and on the surface of the contact layer 2.
  • the insulation layer 13 can consist of a 3 to 5 nm thick thermal SiO layer, which is grown at about 700-800 ° C., and which serves on the circumference of the column structures 12 as a gate oxide layer of the vertical transistor component to be produced (FIG. 1K) ,
  • FIG. 1L illustrates the deposition of a layer 14 of in-situ doped polysilicon (n "or p " “ “ ) over the structure shown in FIG. 1K.
  • the polysilicon fills the previously existing free areas between the column structures 12 (so-called "gate filling").
  • the gate electrode (second contact) of the transistor component to be produced is formed by means of a gate definition mask L3.
  • the polysilicon is etched back by a certain amount in the areas not covered by the gate definition mask L3.
  • the gate definition mask L3 is oriented such that it at least partially covers at least some of the column structures 12 located at the edge of the component area defined by the selection mask L2, ie has a certain overlap with the selection mask L2 (see also FIG. 2C).
  • the process parameters of the etching step are set so that the polysilicon layer 14 is reduced by its layer thickness, ie the fill level between the Column structures 12 is approximately reduced by the layer thickness and the flat polysilicon layer 14 is completely removed in non-masked areas.
  • the polysilicon layer 14A structured in this way is shown in FIG.
  • An As dopant implantation is carried out in a subsequent optional process step (see FIG. IN).
  • the As dopant implantation can take place over the entire area, increases the conductivity of the gate polysilicon 14 and leads to an area adjacent to the column structures 12 to form an n-doped well region 15 in the contact layer 2.
  • FIG. 10 shows in cross-sectional representation the situation after the deposition of an approximately 500 nm thick intermediate oxide layer 16 and a subsequent RTA (rapid thermal annealing) step, in which the intermediate oxide layer 16 flows somewhat due to brief exposure to temperature, rounding off its contour. Due to the short duration of the temperature exposure, the occurrence of undesired diffusion processes can be largely prevented.
  • RTA rapid thermal annealing
  • contact holes K1, K2 and K3 are introduced into the intermediate oxide layer 16 by means of a contact hole mask L4.
  • the contact hole K 1 is located above the trough area 15 and serves to contact the bottoms of the column structures 12.
  • the contact hole K 2 enables electrical contacting of the polysilicon layer structure 14A.
  • the contact hole K3 is located directly above the column structures 12 and enables electrical contacting thereof with the ceiling.
  • a contact metal is deposited in the contact holes K1, K2 and K3 and structured using a metallization mask L5.
  • the metal tracks structured by the metallization mask L5 are larger than the corresponding Chen d s Griffiniocho réelleen the contact hole mask formed L4 and cover this.
  • 2A shows the finished vertical semiconductor transistor component.
  • the contact hole Kl f ü llende contact material 17.1 realizes the source contact
  • the contact hole K2 filling contact material 17.2 realizes the gate contact
  • the contact hole K3 filling contact material 17.3 realizes the drain contact of the created vertical MOSFET.
  • FIG. 2B shows the processing areas defined by the masks L1 to L5 in a top view.
  • the thicknesses (diameters) of the column structures 12, which lie within the component area defined by the selection mask L2, are exaggerated for reasons of illustration.
  • the method explained has the advantage that only conventional process steps are required. It is not limited to silicon components, but can also be used in an analogous manner with SiGe, SiC and also with III-V semiconductor components. Due to the flexible design m with respect to the number, thickness and densities of the column structures 12 contained in the component, both power and logic transistors can be produced. As a result of the lithography-independent deposition and etching processes that take place in conjunction with the statistical mask, the transistor component remains scalable in the sub-100 nm range despite the structure size.
  • FIG. 3 shows the MOS semiconductor transistor component shown in FIG. 2A in a partially cut-away perspective view. It is clear that the polysilicon of the gate electrode 14A surrounds the column structures 12 on all sides at the level of the low-doped layer zone 6A.
  • the method according to the invention also enables the production of single electron or quantum components.
  • the m the figures 1A-P the process sequence explained is first modified to the extent that the layer sequence 5, 6, 7 shown in FIG. IC is now made up of alternating silicon layers and tunnel insulation layers.
  • Figure 4A shows 5 .
  • the A the corresponding chicht sector then he d foregoing description of the modified S TRUCTURE a pillar structure 12 'is developed.
  • Tunnel insulation layer zones are designated 6A 'and silicon layer zones are designated 5A'.
  • the layer thickness of the silicon layer zones 5A ' (which can consist of crystalline silicon, polysilicon or amorphous silicon) can be approximately 10 to 20 nm.
  • the diameter of the column structures 12 ' is, for example, in the range from 50 to 150 nm and thus corresponds to the diameter of the column structures 12 described in FIGS. 1 to 3.
  • the column structure 12 ' is oxidized in a foot and jacket area 13' by a dry oxidation process at temperatures in the range from 800 to about 1000 ° C. over a period of about half an hour. Because of a self-limiting effect, which can possibly be attributed to the occurrence of a lattice strain in the central column area which inhibits oxygen diffusion, central silicon cores 20 remain in the silicon layer zones 5A '.
  • the silicon cores 20 have a diameter D of only about 2 nm, as is illustrated in FIG. 4B.
  • the layer thickness of the silicon layer zones 5A 1 (and thus the silicon cores 20) to approximately 2 nm, single electron components that can be operated at room temperature can be created.
  • the further process sequence for the construction of the vertical quantum component or vertical single electron component that can be produced in this way corresponds essentially to the process steps shown in FIGS.
  • the thickness of the oxide cladding layer 13 ′ of the column structures 12 ′ can be reduced by a suitable etching step in order to achieve an even better penetration of the gate potential into the active silicon core 20 to achieve.
  • the vertical quantum or individual electron components can also be produced in the context of exclusively conventional process steps.

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Abstract

Auf einem Substrat (1) ist eine Doppel-Gate-MOSFET-Halbleiterschichtstruktur aufgebaut. Diese besteht aus einer ersten und einer zweiten Gateelektrode (10A, 10B), zwischen denen eine Halbleiter-Kanalschichtzone (4A) eingebettet ist, sowie einem Source- (2A) und Drain-Bereich (2B), welche an gegenüberliegenden Stirnseiten der Halbleiter-Kanalschichtzone (4A) angeordnet sind. An einer der Gateelektroden (10B) ist zumindest eine weitere Halbleiter-Kanalschichtzone (6A) vorgesehen, deren Stirnseiten ebenfalls von dem Source- (2A) und Drain-Bereichen (2B) kontaktiert sind.

Description

Beschreibung
Verfahren zur Herstellung eines Vertikal-Halbleitertransi- storbauelements und Vertikal-Halbleitertransistorbauelement .
Die Erfindung betrifft ein Verfahren zur Herstellung eines Vertikal-Halbleitertransistorbauelements und ein derartiges Vertikal-Halbleitertr nsistorbauelement .
Die standige Erhöhung der Packungsdichte von Schaltungen auf Halbleiter-Chips stellt kontinuierlich wachsende Anforderungen an die Prozeß- und Schaltungstechnologie . Bisher wurden planare MOS-Halbleiterbauele ente durch Verbesserungen der optischen Lithographiesysteme skaliert. Dabei wird durch die Verkürzung der Kanallange der Transistoren zugleich eine Performancesteigerung erreicht. Bei einer weiteren Verkleinerung der Strukturgroßen treten jedoch zwei hauptsächliche Probleme auf.
Zum einen kommt das Konzept des planaren "bulk" MOSFET ( e- tal-oxide-semiconductor field-effect transistor) an seine Grenze, da parasitäre Kurzkanaleffekte die Leistungsfähigkeit dieses Bauelements reduzieren. In diesem Zusammenhang wurde bereits versucht, durch technologisch aufwendige Kanaldotie- rungsprofile ("pockets" oder "retrograde wells") dem Leistungsverlust entgegenzuwirken. Weitere gegenwartig verfolgte Konzepte zur Vermeidung parasitärer Kurzkanaleffekte bestehen darin, Transistoren auf SOI- (Silicon-on-Insulator) afern herzustellen oder planare Doppel-Gate-Transistoren zu entwik- kein, bei denen eine verbesserte Gate-Steuerung durch Einbettung des Kanalbereichs zwischen zwei gegen berliegenden Gate- Elektroden erreicht wird.
Das andere Problem besteht darin, daß die optischen Lithogra- phiesysteme demnächst ihre Leistungsgrenzen erreichen durften. Eine alternative Skalierungsmoglichkeit bietet sich durch das Konzept vertikaler Bauelemente (im Gegensatz zu planaren Bauelementen) an. In Vertikalbauweise lassen sich ohne weiteres bei MOSFETs Kanallängen von unter 100 n erreichen, da die Kanallänge mit hoher Genauigkeit durch Vorgabe einer Schichtdicke eingestellt werden kann.
In der deutschen Patentanmeldung DE 196 32 835 AI ist ein Halbleiter-Kondensator beschrieben, der zur Vergrößerung seiner Kondensatorfläche eine Kondensatorelektrode mit vertikalen Säulenstrukturen aufweist. Die Säulenstrukturen werden unter Verwendung einer statistischen Maske gebildet, welche Strukturgrößen im Sub-100 nm Bereich ermöglicht.
In der Veröffentlichung "Self-limiting oxidation for fabrica- ting sub-5 nm Silicon nanowires" von H. I. Liu, et al . , "Appl. Phys. Lett." 64 (11), Seiten 1383-1385 (1994) wird ein lateraler Oxidationsprozeß beschrieben, mit dem es möglich ist, vertikale 2 nm breite Silizium-Säulenstrukturen zu erzeugen, die von einem Siθ2~Mantel umgeben sind.
In der Veröffentlichung "Fabrication of Silicon nanopillars containing polycrystalline silicon/insulator multilayer structures", von H. Fukuda, et al . , "Appl. Phys. Lett." 70 (3), Seiten 333-335 (1997) wird ein Einzelelektronentransistor vorgeschlagen, der Silizium-Säulenstrukturen umfaßt, die mit dem in der vorstehend erwähnten Veröffentlichung beschriebenen lateralen Oxidationsverfahren hergestellt werden und die ferner mehrere in Querrichtung zu der Säulenachse orientierte Tunnel-Isolationsschichten enthalten.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung eines Vertikal-Halbleitertransistorbauelements anzugeben, das die Herstellung leistungsfähiger und skalierbarer derartiger Bauelemente ermöglicht. Die Erfindung zielt ferner darauf ab, leistungsfähige, insbesondere eine hohe Stromtreiberfähigkeit aufweisende skalierbare Halbleitertransistorbauelemente zu schaffen. Die der Erfindung zugrundeliegende Aufgabenstellung wird durch die Merkmale der Ansprüche 1 und 8 gelöst.
Demnach wird die Kanallänge des erfindungsgemäßen Vertikal- Halbleitertransistorbauelements durch einen Schichterzeugungsschritt definiert, während die Kanalbreite lithographieunabhängig durch eine statistische Maske festgelegt wird. Dabei wird der "Kanal" des Vertikal-Halbleitertransistorbau- elements durch mehrere Einzelkanäle repräsentiert, die sich in den Säulenstrukturen ausbilden und gleiche Länge und im wesentlichen gleiche Breite aufweisen. Die Kombination dieser beiden Prinzipien (Definition aller Einzelkanallängen durch einen gemeinsamen Schichterzeugungsschritt und Definition der Einzelkanalbreiten durch eine statistische Maske) ermöglicht die Herstellung eines Kurzkanal-FET mit geringen Einzelkanalbreiten und ermöglicht ferner einen im wesentlichen vollständigen Durchgriff des von dem zweiten elektrischen Kontakt (Gate) erzeugten Potentials durch die Einzelkanäle, wodurch eine effektive Transistorsteuerung ermöglicht und parasitäre Kurzkanaleffekte eliminiert werden. Die Anzahl der von dem Bauelement umfaßten Säulenstrukturen kann dabei durch den Maskenbildungsprozeß (sowie einem folgenden lithographischen Selektionsschritt) kontrolliert und gemäß den Gegebenheiten und praktischen Anforderungen insbesondere hinsichtlich des gewünschten Leistungsverhaltens des Transistors eingestellt werden.
Vorzugsweise wird die Schichtfolge durch einen selektiven n*pn"-oder p+np*-Epitaxieschritt aufgebaut. Durch eine geeig- nete Dotierung können moderate Schwankungen der Säulenstruk- turdurchmesser (z.B. 50 nm ± 10 nm) kompensiert werden und es kann erreicht werden, daß die niedrig dotierteren mittleren Schichtzonen (Kanalschichtzonen) der Säulenstrukturen bei einer entsprechenden Gate-Spannung in den vollständig verarmten Zustand übergehen. In alternativer Weise kann die Schichtfolge auch durch eine Abscheidung alternierender Halbleiterschichten und Tunnel- Isolationsschichten aufgebaut werden, wobei die Schichtdicke der Tunnel-Isolationsschichten kleiner als 5 nm ist. Auf die- se Weise wird ein auf dem elektrischen Tunneleffekt basieren¬ des Halbleitertransistorbauelement realisiert.
Sofern die Halbleiterschichten aus Silizium bestehen, kann nach der Herausbildung der Säulenstrukturen aus der Schicht- folge durch einen lateralen, Oxidationsschritt eine weitere, beträchtliche Verkleinerung der lateralen Dimensionen der Silizium-Schichtzonen erreicht werden. Das dem zugrundeliegende Prinzip ist in der eingangs genannten Veröffentlichung von H. I. Liu, et al. beschrieben und führt im Ergebnis dazu, daß nur in einem sehr dünnen Kernbereich (Durchmesser etwa 2 nm) der Säulenstruktur Silizium erhalten bleibt, während der gesamte umliegende Mantelbereich der Säulenstruktur oxidiert wird. Durch die dann realisierbare Beschränkung von Ladungsträgern in sämtlichen Dimensionen können Quantenbauelemente sowie Einzelelektronenbauelemente auf Silizium-Basis realisiert werden, für deren Herstellung ausschließlich konventionelle Prozeßschritte (Abscheide-, Ätz- und selbstjustierende Oxidationsprozesse) benötigt werden.
Sofern eine Vielzahl von Tunnel-Isolationsschichten vorgesehen sind, können insbesondere auch MTJ (multiple tunnel junc- tions) hergestellt werden.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Die Erfindung wird im folgenden anhand von zwei Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert; in dieser zeigt:
Fig. 1A-P schematische Schnittdarstellungen zur Erläuterung der Prozeßschritte, die zum Aufbau eines erfin- dungsgemäßen Vertikal-FET gemäß einem ersten Aus- führungsbeispiel der Erfindung durchgeführt werden;
Fig. 2A eine schematische Schnittdarstellung eines nach dem in den Fig. 1A-P erläuterten Verfahrens hergestellten Vertikal-FET;
Fig. 2B eine Darstellung des in Fig. 2A gezeigten Vertikal- FET in Draufsicht, wobei die Konturen von bei der Herstellung verwendeten lithographischen Masken eingezeichnet sind;
Fig. 2C eine mit den Fig. 2A und 2B ausgerichtete schematische Schnittdarstellung zur Veranschaulichung der verwendeten lithographischen Masken;
Fig. 3 eine schematische Perspektivansicht eines erfindungsgemäßen Vertikal-FET;
Fig. 4A eine schematische Schnittdarstellung einer einzelnen Säulenstruktur zur Realisierung eines erfindungsgemäßen Einzelelektronen- bzw. Quanten-FET gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung; und
Fig. 4B die in Fig. 4A dargestellte Säulenstruktur nach Ausführung eines lateralen selbstbeschränkenden Oxidationsschritt .
Nach Figur 1A wird auf einem Substrat 1, beispielsweise einer monokristallinen Silizium-Scheibe (Wafer) , eine durchgehende leitfähige Kontaktschicht 2 erzeugt. Die leitfähige Kontaktschicht 2 kann beispielsweise eine dotierte Epitaxieschicht oder ein dotiertes Oberflächengebiet des Substrats 1 sein.
Nachfolgend wird eine beispielsweise 700 bis 800 nm dicke thermische Oxidschicht 3 auf die Kontaktschicht 2 aufgewach- sen. Mittels einer Standard-LOCOS-Maske Ll (LOCOS: LOCal Oxi- dation of Silicon) wird ein aktives Gebiet 4 freigeätzt, sie¬ he Figur IB. Die stehendbleibenden Oxidstrukturen 3 dienen zur Isolation gegenüber benachbarten (nicht dargestellten) Transistorstrukturen.
Alternativ zu der in Figur 1B dargestellten LOCOS-Technik kann auch die Graben-Isolationstechnik (STI: shallow trench isolation) zur elektrischen Isolation benachbarter Transi- storstrukturen eingesetzt werden. Bei dieser Technik werden schmale Gräben in die Kontaktschicht 2 und das Substrat 1 geätzt und mit einem isolierenden Material ausgefüllt, wobei ein geringerer Platzbedarf als bei der LOCOS-Isolationstech- nik benötigt wird.
In einem vorzugsweise selektiven Epitaxieschritt (siehe Fig. IC) wird eine Schichtfolge 5, 6, 7 in dem freigelegten aktiven Gebiet 4 aufgewachseh. Aufgrund der Selektivität des Epitaxieschrittes wird hierfür keine Maske benötigt. Die Schich- ten 5, 6, 7 können beispielsweise n+-, p- und n+-dotierte Silizium-Schichten bzw. p~-, n-, p*-dotierte Silizium-Schichten sein. Es ist auch möglich, polykristalline oder gegebenenfalls sogar amorphe dotierte Silizium-Schichten 5, 6, 7 zu erzeugen.
In einem nächsten Schritt (siehe Fig. 1D) wird eine Deck- Isolationsschicht 8 über der Schichtfolge 5, 6, 7 und dem umliegenden thermischen Oxid 3 abgeschieden. Die etwa 20 nm dicke Deck-Isolationsschicht 8 kann beispielsweise eine SiO^- Schicht sein und nach dem bekannten TEOS (tetra-ethyl-ortho- silicate) Verfahren abgeschieden werden. Die Deck-Isolationsschicht 8 wird später als Hartmaske zur Bildung der Säulenstrukturen verwendet.
Anhand der folgenden Figuren 1E bis IG wird eine erste Möglichkeit zur Erzeugung einer statistischen Maske näher beschrieben. Auf der Oberfläche der Deck-Isolationsschicht 8 werden statistisch verteilte Maskenstrukturen in Form von Keimen 9 während einer Gasphasenabscheidung in einer Epita¬ xieanlage gebildet. Als Prozeßgas kann eine Atmosphäre aus H: und SiH4 verwendet werden, der zur Verzögerung des Keimbildungsprozesses GeH4 beigemischt wird. Der Partialdruck von
SiH4 und GeH4 liegt im Bereich von 10" bis 1 mbar, der Partialdruck von H2 kann etwa 1 bis 100 mbar betragen. Die Abscheidung wird im Temperaturbereich zwischen 500 - 700°C durchgeführt. Bei diesen Prozeßbedingungen bilden sich an der Oberfläche der Deck-Isolationsschicht 8 einzelne Silizium- Keime, die die Verteilung und Dichte der statistisch verteilten Maskenstrukturen bestimmen. Sobald die Dichte der Silizium-Keime einen vorgegebenen Wert, beispielsweise etwa 1010 bis 10lz/cmz erreicht hat, wird der Keimbildungsprozeß abge- brochen.
Anschließend werden die Prozeßbedingungen verändert, um die Größe der Silizium-Keime gezielt einzustellen. Dazu werden Prozeßbedingungen eingestellt, wie sie für die selektive Epi- taxie benutzt werden. Eine weitere Keimbildung an der Oberfläche der Deck-Isolationsschicht 8 ist dann unterbunden. Die selektive Epitaxie erfolgt z.B. mit einer Gasmischung aus E: und SiH?Cl2 im Temperaturbereich zwischen 600 - 800°C. Dieser Gasmischung kann GeH4 zugegeben werden, um die Materialzusam- mensetzung der Keime 9 einzustellen.
Sobald der Durchmesser der Keime 9 einem vorgegebenen Wert entspricht, wird der Abscheideprozeß abgebrochen. Die Keime 9 bilden statistisch verteilte Maskenstrukturen einer statisti- sehen Maske gemäß Figur 1E.
Eine statistische Maske läßt sich auch auf andere Art und Weise erzeugen. Eine zweite Möglichkeit besteht darin, auf der Deck-Isolationsschicht 8 eine durchgehende Germanium- Schicht aufzubringen, die in einem nachfolgenden Temperschritt (z.B. bei 500°C) in einzelne Germanium-Keime, die die statistisch verteilten Maskenstrukturen bilden, zerfällt. Eine dritte Möglichkeit besteht darin, auf der Deck-Isolationsschicht 8 eine Schicht mit einer gewollt rauhen Oberflä¬ che aufzubringen. Die Schicht kann beispielsweise aus Polysi- lizium oder Polygermaniu bestehen. Bei einer mittleren Dicke von z.B. 50 nm können Dickenschwankungen der Schicht um 30 nm realisiert werden. Durch einen anisotropen Atzprozeß können statistisch verteilte Maskenstrukturen dadurch erzeugt werden, daß die Oberfläche der Deck-Isolationsschicht 8 an Orten geringerer Dicke der darüberliegenden Schicht mit rauher Oberfläche eher freigelegt wird als an Orten größerer Schichtdicke.
Gemäß einer vierten Verfahrensmöglichkeit zur Erzeugung einer statistischen Maske kann auf der Deck-Isolationsschicht 8 auch eine erste Silizium-Schicht einer Dicke von beispielsweise 20 nm, darüber eine Si0-Schicht einer Dicke von beispielsweise 3 nm und über dieser eine zweite Silizium-Schicht einer Schichtdicke von etwa 20 nm aufgebracht werden. In ei- nem Temperschritt bei etwa 1000°C zersetzt sich die zwischen den Silizium-Schichten eingebettete Si02-Schicht und bildet einzelne Si02-Inseln, die nach einem Entfernen der oberen Silizium-Schicht (und einer dabei auftretenden Strukturierung der unteren Silizium-Schicht) als statistisch verteilte Mas- kenstrukturen verwendet werden können.
Nach Bildung der statistischen Maske wird gemäß Figur 1F mittels einer Selektionsmaske L2 ein Bauteilgebiet definiert, indem nicht maskierte Keime 9 weggeätzt werden. Maskierte Keime bleiben hingegen stehen. Der Selektionsmaskenschritt legt sowohl den Ort des zu bildenden Bauteils als auch die Anzahl der darin auftretenden Vertikal-Säulenstrukturen fest.
In einem nächsten Prozeßschritt (Figur IG) wird die Deck- Isolationsschicht 8 durch anisotropes Ätzen entfernt. Die statistische Maske aus Keimen 10 wird in die Deck-Isolationsschicht 8 übertragen und bildet dort eine Hartmaske 11. Nach den Figuren 1H und II wird im Anschluß daran die Schichtfolge 5, 6, 7 unter Verwendung der Keime 10 bzw. der Hartmaske 11 geätzt und sodann die Reste der Keime 10 und der Hartmaske 11 entfernt. Bei diesem Vorgang werden Säulenstrukturen 12 aus der Schichtfolge 5, 6, 7 herausgebildet. Die Säulenstrukturen 12 bestehen aus einer Schichtzonenfolge 5A, 6A und 7A gemäß der ursprünglichen Schichtfolge 5, 6, 7.
Anschließend wird eine dünne Isolationsschicht 13 an den freiliegenden Wandbereichen der Säulenstrukturen 12 sowie an der Oberfläche der Kontaktschicht 2 erzeugt. Die Isolationsschicht 13 kann aus einer 3 bis 5 nm dicken thermischen Si0- Schicht bestehen, die bei etwa 700 - 800°C aufgewachsen wird, und die am Umfang der Säulenstrukturen 12 als Gate-Oxidschicht des herzustellenden Vertikal-Transistorbauelements dient (Fig. 1K) .
Figur 1L veranschaulicht das Abscheiden einer Schicht 14 in-situ-dotierten Polysiliziums (n" oder p""") über der in Figur 1K gezeigten Struktur. Dabei werden durch das Polysilizi- um die bis dahin vorhandenen Freibereiche zwischen den Säulenstrukturen 12 aufgefüllt (sogenanntes "Gate-Filling" ) .
In einem weiteren Schritt wird mittels einer Gate-Definitionsmaske L3 die Gate-Elektrode (zweiter Kontakt) des herzustellenden Transistor-Bauelements gebildet. Zu diesem Zweck wird das Polysilizium in den nicht von der Gate-Definitions- maske L3 überdeckten Bereichen um einen bestimmten Betrag zu- rückgeätzt. Die Gate-Definitionsmaske L3 ist dabei so orientiert, daß sie wenigstens einige am Rand des von der Selektionsmaske L2 definierten Bauteilbereichs liegenden Säulenstrukturen 12 zumindest teilweise überdeckt, d.h. einen gewissen Überlapp mit der Selektionsmaske L2 aufweist (siehe auch Figur 2C) . Die Verfahrensparameter des Ätzschrittes werden so eingestellt, daß die Polysiliziumschicht 14 um ihre Schichtdicke reduziert wird, d.h. die Füllhöhe zwischen den Säulenstrukturen 12 in etwa um die Schichtdicke reduziert wird und die ebenflächige Polysiliziumschicht 14 in nicht maskierten Bereichen vollständig entfernt wird. Die in dieser Weise strukturierte Polysiliziumschicht 14A ist in Figur IM gezeigt.
In einem folgenden optionalen Prozeßschritt wird eine As-Dotierstoffimplantation durchgeführt (siehe Figur IN) . Die As-Dotierstoffimplantation kann ganzflächig erfolgen, erhöht die Leitfähigkeit des Gate-Polysiliziu s 14 und führt in einen Bereich benachbart der Säulenstrukturen 12 zur Ausbildung eines n-dotierten Wannengebiets 15 in der Kontaktschicht 2.
Figur 10 zeigt in Querschnittdarstellung die Situation nach dem Abscheiden einer etwa 500 nm starken Zwischen-Oxidschicht 16 und einem nachfolgend durchgeführten RTA (rapid thermal annealing) Schritt, bei dem die Zwischen-Oxidschicht 16 durch eine kurzzeitige Temperaturbeaufschlagung unter Abrundung ihrer Kontur etwas verfließt. Aufgrund der kurzen Dauer der Temperaturbeaufschlagung kann dabei das Auftreten unerwünschter Diffusionsprozesse weitgehend unterbunden werden.
In einem weiteren Maskenschritt werden mittels einer Kontaktlochmaske L4 Kontaktlöcher Kl, K2 und K3 in die Zwischen- Oxidschicht 16 eingebracht. Das Kontaktloch Kl befindet sich über dem Wannengebiet 15 und dient zur Kontaktierung der Böden der Säulenstrukturen 12. Das Kontaktloch K2 ermöglicht eine elektrische Kontaktierung der Polysilizium-Schichtstruk- tur 14A. Das Kontaktloch K3 befindet sich unmittelbar über den Säulenstrukturen 12 und ermöglicht eine deckenseitige elektrische Kontaktierung derselben.
In einem abschließenden Prozeßschritt (siehe Fig. 1P) wird ein Kontaktmetall in den Kontaktierungslöchern Kl, K2 und K3 abgeschieden und mittels einer Metallisierungsmaske L5 strukturiert. Die durch die Metallisierungsmaske L5 strukturierten Metallbahnen (siehe Figur 2C) sind größer als die entspre- chenden Kontaktiochoffnungen der Kontaktlochmaske L4 ausgebildet und überdecken diese. Fig. 2A zeigt das fertige Verti- kal-Halbleitertransistorbauelement. Das das Kontaktloch Kl füllende Kontaktmaterial 17.1 realisiert den Source-Kontakt, das das Kontaktloch K2 füllende Kontaktmaterial 17.2 realisiert den Gate-Kontakt und das das Kontaktloch K3 füllende Kontaktmaterial 17.3 realisiert den Drain-Kontakt des geschaffenen Vertikal-MOSFET.
Figur 2B zeigt die durch die Masken Ll bis L5 definierten Prozessierungsgebiete m Draufsicht. Dabei sind die Dicken (Durchmesser) der Saulenstrukturen 12, welche innerhalb des von der Selekt onsmaske L2 definierten Bauteilgebiets liegen, aus Darstellungsgrunden übertrieben gezeichnet.
Das erläuterte Verfahren weist den Vorteil auf, daß ausschließlich konventionelle Prozeßschritte benotigt werden. Es ist nicnt auf Silizium-Bauelemente beschrankt, sondern kann in analoger Weise auch bei SiGe, SiC und auch bei III-V- Halbleiterbauelementen zur Anwendung kommen. Aufgrund der flexiblen Auslegung m bezug auf die Anzahl, Dicke und Dichten der m dem Bauelement enthaltenen Saulenstrukturen 12 können sowohl Leistungs- als auch Logiktransistoren erzeugt werden. Durch die in Verbindung mit der statistischen Maske erfolgenden lithographieunabhangigen Abscheide- und Atzprozesse wird erreicht, daß das Transistor-Bauelement trotz Ξtrukturgroßen im Sub-100 nm Bereich skalierbar bleibt.
Figur 3 zeigt das in Figur 2A dargestellte MOS-Halbleiter- transistorbauelement m teilweise aufgeschnittener perspektivischer Ansicht. Es wird deutlich, daß das Polysilizium der Gate-Elektrode 14A die Saulenstrukturen 12 auf Hohe der niederdotierten Schichtzone 6A allseitig umgibt.
Durch die im folgenden zu beschreibende Abwandlung ermöglicht das erfmdungsgemaße Verfahren auch die Herstellung von Einzelelektronen- bzw. Quantenbauelementen. Die m den Figuren 1A - P erläuterte Prozeßfolge wird dabei zunächst insoweit modifiziert, als die in Figur IC dargestellte Schichtfolge 5, 6, 7 nunmehr aus alternierend angeordneten Siliziumschichten und Tunnel-Isolationsschichten aufgebaut ist. Figur 4A zeigt 5. den Aufbau einer Säulenstruktur 12', die dann entsprechend der vorhergehenden Beschreibung aus der modifizierten Schichtfolge herausgebildet wird. Tunnel-Isolationsschicht- zonen sind mit 6A' und Silizium-Schichtzonen sind mit 5A' bezeichnet. Die Tunnel-Isolationsschichtzonen 6A' können bei- 0 spielsweise aus Si3N4 bestehen und weisen vorzugsweise eine Schichtdicke von etwa 1-2 nm auf. Die Schichtdicke der Silizium-Schichtzonen 5A' (die aus kristallinem Silizium, Polysi- liziu oder amorphem Silizium bestehen können) kann etwa 10 bis 20 nm betragen. Der Durchmesser der Säulenstrukturen 12' liegt beispielsweise im Bereich von 50 bis 150 nm und entspricht damit dem Durchmesser der in den Figuren 1 bis 3 beschriebenen Säulenstrukturen 12.
In einem anschließenden lateralen, selbstbeschränkenden Oxi- dationsschritt wird die Säulenstruktur 12' in einem Fuß- und Mantelbereich 13' durch einen trockenen Oxidationsprozeß bei Temperaturen im Bereich von 800 bis etwa 1000°C über eine Dauer von etwa einer halben Stunde oxidiert. Aufgrund eines selbstbeschränkenden Effekts, der möglicherweise auf das Auf- treten einer die Sauerstoffdiffusion hemmenden Gitterverspannung im zentralen Säulenbereich zurückzuführen ist, bleiben in den Silizium-Schichtzonen 5A' zentrale Siliziumkerne 20 stehen. Die Siliziumkerne 20 weisen einen Durchmesser D von nur etwa 2 nm auf, wie dies in Figur 4B verdeutlicht ist.
Bereits bei einer Schichtdicke von 10 nm der Silizium- Schichtzonen 5A' wird eine Niveauaufspaltung der elekroni- schen Zustände in bezug auf die Vertikaldimension erreicht. Durch eine darüber hinausgehende Verkleinerung der Schicht- dicke der Silizium-Schichtzonen 5A1 (und damit der Siliziumkerne 20) auf etwa 2 nm können bei Raumtemperatur betreibbare Einzelelektronenbauelemente geschaffen werden. Die weitere Prozeßfolge zum Aufbau des auf diese Weise herstellbaren Vertikal-Quantenbauele ents bzw. Vertikal- Einzelelektronenbauelements entspricht im wesentlichen den in den Figuren IL bis P gezeigten Prozeßschritten. Dabei kann vor dem Aufbringen der Polysiliziumschicht 14 ("gate fil- ling") die Oxid-Mantelschicht 13' der Säulenstrukturen 12' durch einen geeigneten Ätzschritt in ihrer Dicke reduziert werden, um einen noch besseren Durchgriff des Gate-Potentials in den aktiven Siliziumkern 20 zu erzielen.
Da es sich bei dem lateralen, selbstbeschränkenden Oxidationsschritt ebenfalls um einen konventionellen Prozeßschritt handelt, können auch die Vertikal-Quanten- bzw. Einzelelek- tronenbauelemente im Rahmen ausschließlich konventioneller Prozeßschritte hergestellt werden.

Claims

Patentansprüche
1. Verfahren zur Herstellung eines Vertikal-Halbleiter- transistorbauelements, bei dem - über einem Substrat (1) eine Schichtfolge (5, 6, 7) erzeugt wird, die Schichten mit unterschiedlichen elektrischen Leitfähigkeiten umfaßt;
- über der Schichtfolge (5, 6, 7) eine statistische Maske mit statistisch verteilten Maskenstrukturen (9, 10) gebildet wird;
- unter Verwendung der statistischen Maske Säulenstrukturen (12, 12') aus der Schichtfolge (5, 6, 7) herausgebildet werden, die am Säulenboden zur Realisierung eines ersten elektrischen Kontaktes (Kl) miteinander in elektrischer Verbindung stehen;
- an den Umfangswänden der Säulenstrukturen Isolationsschichten (13, 13') erzeugt werden;
- zwischen den mit Isolationsschichten (13, 13') versehenen Säulenstrukturen (12, 12') ein elektrisch leitfähiges Mate- rial (14) abgelagert wird, welches einen zweiten elektrischen Kontakt (K2) des Halbleitertransistorbauelements realisiert; und
- zur Realisierung eines dritten elektrischen Kontaktes (K3) ein elektrisch leitfähiges Kontaktierungsmaterial (17.3) abgeschieden wird, das die Deckenbereiche der Säulenstrukturen (12, 12') gemeinsam elektrisch kontaktiert
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, - daß die Schichtfolge (5, 6, 7) durch einen selektiven n+pn+- oder p+np+-Epitaxieschritt aufgebaut wird.
3. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, - daß die Schichtfolge (5, 6, 7) durch eine Abscheidung alternierender Halbleiterschichten und Tunnel- Isolationsschichten aufgebaut wird, wobei die Schichtdicke der Tunnel-Isolationsschichten kleiner als 5 nm ist.
4. Verfahren nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t,
- daß die Halbleiterschichten aus Silizium bestehen, und
- daß nach der Herausbildung der Saulenstrukturen (12') ein lateraler, selbstbegrenzender Oxidationsschritt zur Erzeugung von Siliziu -Saulenstrukturkernen (20) reduzierter la- teraler Dimensionen ausgeführt wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t,
- daß die Anzahl der gebildeten Saulenstrukturen (12, 12') durch einen Masken-Selektionsschritt (L2) gezielt auf einen gewünschten Wert, welcher insbesondere zwischen 100 und 200 liegt, eingestellt w rd.
6. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t,
- daß die statistische Maske durcn CVD-Abscheidung eines Materials auf einer Oberflache über der Schichtfolge (5, 6, 7) erzeugt wird, welches bei der Abscheidung auf der Oberflache Keime (9, 10) bildet.
7. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t,
- daß die statistische Maske durch CVD-Abscheidung einer durchgehenden Schicht auf einer Oberflache über der Schichtfolge (5, 6, 7) und einem nachfolgenden Temperschritt zur Zersetzung der Schicht in einzelne Keime (9, 10) erzeugt wird.
8. Vertikal-Halbleitertransistorbauelement, mit über einem Substrat (1) unter Verwendung einer statistischen Maske aufgebauten vertikalen Saulenstrukturen (12, 12'), - die bodenseitig mit einem ersten gemeinsamen elektrischen Kontakt (Kl) in elektrischer Verbindung stehen,
- die in Vertikalrichtung Schichtzonen (5A, 6A, 7A; 5A' , 6A' ) unterschiedlicher Leitfähigkeit umfassen, - die an ihren Umfangswanden mit Isolationsschichten (13,
13') versehen sind, wobei ein elektrisch leitfahiges Material (14) zwischen den umfangsseitig isolierten Saulenstrukturen (12, 12') abgelagert ist, das einen zweiten elektrischen Kontakt (K2) des Halbleitertransistorbauele- ments realisiert, und
- die deckenseitig mit einem dritten gemeinsamen elektrischen Kontakt (K3) elektrisch kontaktiert sind.
9. Vertikal-Halbleitertransistorbauelement nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t,
- daß die Saulenstrukturen (12) in Vertikalrichtung eine n+pn+- oder p"rnp+-Schιchtzonenfolge (5A, 6A, 7A) umfassen.
10. Vertikal-Halbleitertransistorbauelement nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t,
- daß die Saulenstrukturen (12') jeweils mindestens eine Tun- nel-Isolationsschichtzone (6A') umfassen.
11. Vertikal-Halbleitertransistorbauelement nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t,
- daß die Saulenstrukturen (12') m Vertikalrichtung eine Schichtzonenfolge mit mindestens zwei durch die Tunnel- Isolationsschichtzone (6A1) getrennte Siliziumkern- Schichtzonen (20, 13') umfaßt, wobei die lateralen Dimen- sionen (D) der Siliziumkerne (20) innerhalb der Siliziu - kern-Schichtzonen (20, 13') kleiner als 20 nm ist.
12. Vertikal-Halbleitertransistorbauelement nach einem der Ansprüche 8 bis 11, d a d u r c h g e k e n n z e i c h n e t,
- daß das Bauelement zwischen 100 und 200 Saulenstrukturen enthalt.
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