JP2988414B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特に、ソース，ドレイン上に
選択的にシリコン膜をエピタキシャル成長する方法を用
いた電界効果トランジスタ（以下、ＦＥＴという）の製
造方法に関する。
【０００２】
【従来の技術】ＦＥＴの高速化，微細化に伴って、チャ
ネル長が短くなるという問題が顕著になっている。その
ため、ソース，ドレインの浅接合化が必要となってい
る。浅接合を形成する方法の１つとして、ソース，ドレ
イン上にシリコンエピタキシャル膜を選択的に成長する
方法が提案されている。
【０００３】特開平５−５５２５０号公報では、図３に
示されるように、ジクロルシランの水素還元により選択
エピタキシャル膜５が１０００〜２０００オングストロ
ーム形成された後、ボロンまたはフッ化ボロンを注入し
て、半導体基板１の表面から深さ３０００オングストロ
ームの接合を得てソース領域７及びドレイン領域８が形
成されている。図３において、２は絶縁膜，３はゲート
電極，４はサイドウォールである。
【０００４】さらに、ｎチャネルのＦＥＴについてもイ
オン注入種を替えることで作製可能としている。しか
し、ｎチャネルの不純物であるリン，砒素の拡散は、ボ
ロンに比べて遅い。そのために、ｎチャネルＦＥＴの接
合深さは、選択エピタキシャル膜５なしでも約１５００
オングストロームとｐチャネルＦＥＴに比べて十分浅く
することが可能である。
【０００５】この従来の方法を用いて、ｐチャネルＦＥ
ＴとｎチャネルＦＥＴの混載デバイス（以下、ＣＭＯＳ
という）を形成する場合には、選択エピタキシャル膜５
の形成後に、フォトレジスト６を用いてｐチャネルとｎ
チャネルでイオン種を分けて注入する必要が生じる。
【０００６】図４に、この従来の方法を用いたＣＭＯＳ
作製のフロー図をｐチャネル，ｎチャネルそれぞれにつ
いて示す。図４（ａ）に示されるように、絶縁膜２，ゲ
ート電極３，サイドウォール４の形成は、ｐ，ｎチャネ
ル共に従来法と同様に形成され、その後、選択エピタキ
シャル膜５が形成される。
【０００７】次に図４（ｂ）に示されるように、ｐチャ
ネルＦＥＴを覆うようにフォトレジスト６が加工され、
ｎチャネルＦＥＴ側にのみｎ型のイオン種（例えば、リ
ンや砒素）が注入され、ソース領域７，ドレイン領域８
が形成される。
【０００８】逆に、ｐチャネルＦＥＴのソース領域７，
ドレイン領域の８形成にボロンやフッ化ボロンを注入す
る際には、ｎチャネル側をフォトレジスト６で覆ってお
く（図４（ｃ））。その後、熱処理して不純物が活性化
されることで、ｐ，ｎそれぞれのチャネルのＦＥＴが形
成される。
【０００９】
【発明が解決しようとする課題】従来の選択エピタキシ
ャル膜にボロンまたはフッ化ボロンをイオン注入するｐ
チャネルＦＥＴの製造方法では、ボロンの増速拡散によ
り接合が深くなってしまうという問題点がある。
【００１０】これは、イオン注入して生じた格子間シリ
コンがボロンの拡散を促進するためと解釈されている
（Ｒｉｃｈａｒｄ．Ｂ．Ｆａｉｒ，Ｎｕｃｌｅａｒ Ｉ
ｎｓｔｒｕｍｅｎｔｓ Ｍｅｔｈｏｄｓ ｉｎ Ｐｈｙ
ｓｉｃｓ ＲｅｓｅａｒｃｈＢ３７／３８，１９８９，
３７１−３７８）（リチャード．Ｂ．フェア，ニューク
リア インスツルメンツ メソッズ イン フィジック
ス リサーチ Ｂ３７／３８，１９８９，３７１−３７
８）。
【００１１】増速拡散を回避して浅い接合を得るには、
ｐチャネルの選択エピタキシャル膜をボロンドーピング
し、そこからの固相拡散によりソース，ドレイン領域を
形成するという方法がある。
【００１２】図５に示されるように、エピタキシャル成
長時にドーピングしたボロンでは、イオン注入でドーピ
ングしたものに比べた場合、深さが１／３倍となってい
る（接合部を５×１０17／ｃｃの濃度とする）。
【００１３】しかし、ｐチャネルＦＥＴは、この方法で
形成できるが、このプロセスをＣＭＯＳに適用する際に
ｎチャネルＦＥＴ上の選択エピタキシャル膜にもボロン
がドーピングされてしまうという問題が生じる。この問
題により、このプロセスをＣＭＯＳの形成に適用できな
くなっている。
【００１４】本発明の目的は、混載デバイスにおいて、
ｐチャネルＦＥＴのソース，ドレインでの浅接合化を図
る半導体装置の製造方法を提供することにある。
【００１５】
【００１６】
【課題を解決するための手段】 前記目的を達成するた
め、 本発明に係る半導体装置の製造方法は、絶縁膜形成
工程と、ゲート電極形成工程と、サイドウォール形成工
程と、露出工程と、イオン注入工程と、アモルファス化
工程と、エピ工程と、ソース・ドレイン形成工程とを有
する半導体装置の製造方法であって、絶縁膜形成工程
は、基板表面に絶縁膜を形成する処理であり、ゲート電
極形成工程は、絶縁膜上にゲート電極を形成する処理で
あり、サイドウォール形成工程は、ゲート電極周囲にサ
イドウォールを形成する処理であり、露出工程は、フォ
トレジストを加工してｎ型不純物を導入予定の前記ゲー
ト電極の周囲の前記基板表面のみを露出する処理であ
り、イオン注入工程は、リン，砒素などのｎ型不純物を
イオン注入する処理であり、アモルファス化工程は、前
記露出した基板表面をアモルファス化する処理であり、
エピ工程は、ｐ型不純物導入予定の前記サイドウォール
周囲の前記基板上にボロンドーピングした選択エピタキ
シャル膜を形成する処理であり、ソース・ドレイン形成
工程は、選択エピタキシャル膜を介して前記基板表面に
ボロンを拡散してソース領域及びドレイン領域を形成す
る処理である。
【００１７】また前記アモルファス化工程は、シリコン
もしくは、ゲルマニウムを注入することにより、アモル
ファス化する。
【００１８】また前記アモルファス化工程は、リンもし
くは砒素を１×１０15／ｃｍ2よりも多いドーズ量で注
入することにより、アモルファス化する。
【００１９】また前記選択エピタキシャル膜をアモルフ
ァスが結晶化する温度よりも低温で成長させる。
【００２０】また前記選択エピタキシャル膜を５００℃
よりも低温で成長させる。
【００２１】また前記選択エピタキシャル膜にゲルマニ
ウムをドーピングする。
【００２２】また本発明に係る半導体装置の製造方法
は、ゲート電極形成工程と、サイドウォール形成工程
と、露出工程と、イオン注入工程と、ダメージ導入工程
と、エピ工程と、ソース・ドレイン形成工程とを有する
半導体装置の製造方法であって、ゲート電極形成工程
は、基板に絶縁膜を介してゲート電極を形成する処理で
あり、サイドウォール形成工程は、ゲート電極周囲にサ
イドウォールを形成する処理であり、露出工程は、フォ
トレジストを加工してｎ型不純物を導入予定の前記ゲー
ト電極の周囲の前記基板表面のみを露出する処理であ
り、イオン注入工程は、リン，砒素などのｎ型不純物を
イオン注入する処理であり、ダメージ導入工程は、前記
露出した基板表面にドライエッチングダメージを導入す
る処理であり、エピ工程は、ｐ型不純物導入予定の前記
サイドウォール周囲の前記基板上にボロンドーピングし
た選択エピタキシャル膜を形成する処理であり、ソース
・ドレイン形成工程は、選択エピタキシャル膜を介して
前記基板表面にボロンを拡散してソース領域及びドレイ
ン領域を形成する処理である。
【００２３】また前記選択エピタキシャル膜をドライエ
ッチングダメージが回復する温度よりも低温で成長させ
る。
【００２４】また前記選択エピタキシャル膜を７００℃
よりも低温で成長させる。
【００２５】
【作用】
（１）ｎチャネルＦＥＴのソース，ドレイン表面にアモ
ルファスのまま選択エピタキシャル成長させるのは、シ
リコン結晶とアモルファス化したシリコン上への成長の
違いを利用するためである。それにより、ｐチャネルの
ソース，ドレイン上にのみ選択エピタキシャル膜を成長
することを実現する。
【００２６】アモルファス化したシリコンは、５００℃
近辺で結晶化してしまうため、シリコン結晶とアモルフ
ァスで選択成長を行う場合には、成長温度をアモルファ
スが結晶化しない低温で行う必要がある。しかし、その
温度では、シリコン膜は殆ど成長しない。本発明では、
選択エピタキシャル膜にゲルマニウムを導入することに
より、成長可能としている。
【００２７】（２）ｎチャネルＦＥＴのソース，ドレイ
ン表面にドライエッチングのダメージを導入したまま選
択エピタキシャル成長させるのは、シリコン結晶とドラ
イエッチングダメージのあるシリコン結晶上への成長の
違いを利用するためである。それにより、ｐチャネルの
ソース，ドレイン上にのみ選択エピタキシャル膜を成長
にすることを実現する。
【００２８】ドライエッチングダメージは、約７００℃
の熱処理をかけることで除去できる。熱処理なしで７０
０℃よりも低い温度で成長すると、エッチングダメージ
の入った基板上へは、エピタキシャル成長しない。一
方、シリコン基板への成長は、成長前に自然酸化膜を除
去しておけば、熱処理なしで成長する。
【００２９】従って、本発明では、ｎチャネル上にのみ
ドライエッチングダメージを導入し、エッチングダメー
ジが回復する温度以上の熱処理をかけないで選択エピタ
キシャル成長する。これにより、ｐチャネル上にのみボ
ロンドーピングした選択エピタキシャル膜を成長させ
る。
【００３０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００３１】（実施形態１）図１は、本発明の半導体装
置、特にＣＭＯＳの製造方法をｐチャネル，ｎチャネル
それぞれについて製造工程順に示す断面図である。図１
（ａ）において、絶縁膜２，ゲート電極３，サイドウォ
ール４の形成は、ｐ，ｎチャネル共に従来法と同様に形
成する。
【００３２】次に図１（ｂ）に示すように、フォトレジ
スト６をパターニングして、ｎチャネルＦＥＴのソー
ス，ドレイン上のみを露出し、リンまたは砒素をイオン
注入する。注入は、エネルギー５０ｋｅｖで、ドーズ量
１×１０15／ｃｍ2で行った。さらにシリコンもしくは
ゲルマニウムイオンを３０ＫｅＶ，１×１０１０15／ｃ
ｍ2で注入して、シリコン基板１の表面を完全にアモル
ファス化したアモルファス層９を形成する。本実施形態
では、リン等の不純物注入後にシリコン等のイオン注入
を行ったが、この順番は前後逆にしても問題はない。
【００３３】その後、図１（ｃ）に示すように、フォト
レジスト６を除去し、ゲート電極３およびサイドウォー
ル４をマスクとして絶縁膜２を除去して、ボロンドーピ
ングした選択エピタキシャル膜５を成長させる。本実施
形態では、ＵＨＶ−ＣＶＤ（Ｕｌｔｒａｈｉｇｈ ｖａ
ｃｕｕｍ ｃｈｃｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓ
ｉｔｉｏｎ）装置を用いて成長を行った。この装置は、
到達真空度が１×１０-9以下であり、水分の分圧も低い
ために４００℃以下の低温でもエピタキシャル成長が可
能である。成長前に弗化水素の水溶液で自然酸化膜を除
去した後、４５０℃の温度でボロンドーピングした選択
エピタキシャル膜５を５００オングストローム成長させ
る。この温度では、シリコンは殆ど成長速度をもたない
ために、エピタキシャル膜中にはゲルマニウムを３０％
添加した。成長ガスは、ジシラン，ゲルマン、そしてド
ーピングガスとしてジボランを用いた。アモルファス層
９が結晶化する温度は５００℃近辺であるため、成長
中、ｎチャネルのソース，ドレイン部のシリコン基板１
はアモルファスの状態を保持したままであった。それに
より、選択エピタキシャル膜５はｎチャネル上には成長
せずに、シリコン結晶が露出しているｐチャネルのソー
ス，ドレイン上にのみ成長した。
【００３４】その後、図１（ｄ）に示すように、９００
℃熱処理してｎチャネルのソース，ドレイン部を結晶化
させると同時に、ｐチャネルの選択エピタキシャル膜５
からボロンを固相拡散させて、ソース，ドレイン領域８
を形成する。
【００３５】以上により、ｎチャネルのソース，ドレイ
ンの接合深さ１５００オングストローム，ｐチャネルの
接合深さ１０００オングストロームのＣＭＯＳが作製で
きた。特に、ｐチャネルＦＥＴの接合深さは、従来法の
１／３倍を実現した。
【００３６】尚、不純物ドーズ量を１×１０15／ｃｍ2
よりも多い場合には、不純物のイオン注入のみでシリコ
ン基板１はアモルファス化するために、本実施形態で行
ったシリコン等のイオン注入は省略できる。
【００３７】（実施形態２）図２は、本発明の実施形態
２を製造工程順に示す断面図である。
【００３８】図２（ａ）において、絶縁膜２，ゲート電
極３，サイドウォール４の形成は、ｐ，ｎチャネル共に
従来法と同様に形成する。
【００３９】次に図２（ｂ）に示すように、フォトレジ
スト６をパターニングして、ｎチャネルＦＥＴのソー
ス，ドレイン上のみを露出し、リンまたは砒素をイオン
注入する。注入は、エネルギー５０ｋｅｖで、ドーズ量
３×１０15／ｃｍ2で行った。さらにドライエッチング
によって、絶縁膜２をエッチングすると同時に、ｎチャ
ネルのソース，ドレイン部のシリコン基板１にドライエ
ッチングダメージ１０を導入した。
【００４０】その後、図２（ｃ）に示すように、フォト
レジスト６を除去して、ボロンドーピングした選択エピ
タキシャル膜５を成長させる。本実施形態でも、ＵＨＶ
−ＣＶＤ装置を用いて成長を行った。成長前に弗化水素
の水溶液で自然酸化膜を除去して後、６５０℃の温度で
ボロンドーピングした選択エピタキシャル膜５を５００
オングストローム成長させる。成長ガスは、シラン、そ
してドーピングガスとしてジボランを用いた。ドライエ
ッチングダメージ１０が回復するには７００℃以上の温
度が必要なため、また、ドライエッチングダメージ１０
が残っている基板上にはエピタキシャル成長が起こらな
いため、選択エピタキシャル膜５はｎチャネルのソー
ス，ドレイン上には成長せずに、シリコン結晶が露出し
ているｐチャネル上にのみ成長する。
【００４１】その後、図２（ｄ）に示すように、９００
℃熱処理してｎチャネルのソース，ドレイン部を結晶化
させると同時に、ｐチャネルの選択エピタキシャル膜５
からボロンを固相拡散させてソース，ドレイン領域８を
形成する。
【００４２】以上により、実施形態１と同様に、ｎチャ
ネルのソース，ドレインの接合深さ１５００オングスト
ローム，ｐチャネルの接合深さ１０００オングストロー
ムのＣＭＯＳが作製できた。特に、ｐチャネルＦＥＴの
接合深さは、従来法の１／３倍を実現した。
【００４３】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＭＯＳにおけるｐチャネルの接合深さを浅くすることが
できる。これにより、接合深さを従来の３０００オング
ストロームから、１０００オングストロームへと１／３
にすることができる。
【００４４】また、フォトレジストでパターニングする
工程が従来よりも１工程削減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１を製造工程順に示す断面図
である。
【図２】本発明の実施形態２を製造工程順に示す断面図
である。
【図３】従来の選択シリコン膜を用いたソース，ドレイ
ン領域の製造方法を製造工程順に示す断面図である。
【図４】従来例を製造工程順に示す断面図である。
【図５】ドーピングしたエピタキシャル膜からの拡散と
イオン注入での拡散の違いを示すボロンのＳＩＭＳプロ
ファイルである。
【符号の説明】
１ シリコン基板 ２ 絶縁膜 ３ ゲート電極 ４ サイドウォール ５ 選択エピタキシャル膜 ６ フォトレジスト ７ ソース領域 ８ ドレイン領域 ９ アモルファス層 １０ ドライエッチングダメージ

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 絶縁膜形成工程と、ゲート電極形成工程
    と、サイドウォール形成工程と、露出工程と、イオン注
    入工程と、アモルファス化工程と、エピ工程と、ソース
    ・ドレイン形成工程とを有する半導体装置の製造方法で
    あって、 絶縁膜形成工程は、基板表面に絶縁膜を形成する処理で
    あり、 ゲート電極形成工程は、絶縁膜上にゲート電極を形成す
    る処理であり、 サイドウォール形成工程は、ゲート電極周囲にサイドウ
    ォールを形成する処理であり、 露出工程は、フォトレジストを加工してｎ型不純物を導
    入予定の前記ゲート電極の周囲の前記基板表面のみを露
    出する処理であり、 イオン注入工程は、リン，砒素などのｎ型不純物をイオ
    ン注入する処理であり、 アモルファス化工程は、前記露出した基板表面をアモル
    ファス化する処理であり、 エピ工程は、ｐ型不純物導入予定の前記サイドウォール
    周囲の前記基板上にボロンドーピングした選択エピタキ
    シャル膜を形成する処理であり、 ソース・ドレイン形成工程は、選択エピタキシャル膜を
    介して前記基板表面にボロンを拡散してソース領域及び
    ドレイン領域を形成する処理であることを特徴とする半
    導体装置の製造方法。
  2. 【請求項２】 前記アモルファス化工程は、シリコンも
    しくは、ゲルマニウムを注入することにより、アモルフ
    ァス化することを特徴とする請求項１に記載の半導体装
    置の製造方法。
  3. 【請求項３】 前記アモルファス化工程は、リンもしく
    は砒素を１×１０15／ｃｍ2よりも多いドーズ量で注入
    することにより、アモルファス化することを特徴とする
    請求項１に記載の半導体装置の製造方法。
  4. 【請求項４】 前記選択エピタキシャル膜をアモルファ
    スが結晶化する温度よりも低温で成長させることを特徴
    とする請求項１に記載の半導体装置の製造方法。
  5. 【請求項５】 前記選択エピタキシャル膜を５００℃よ
    りも低温で成長させることを特徴とする請求項１に記載
    の半導体装置の製造方法。
  6. 【請求項６】 前記選択エピタキシャル膜にゲルマニウ
    ムをドーピングすることを特徴とする請求項１に記載の
    半導体装置の製造方法。
  7. 【請求項７】 ゲート電極形成工程と、サイドウォール
    形成工程と、露出工程と、イオン注入工程と、ダメージ
    導入工程と、エピ工程と、ソース・ドレイン形成工程と
    を有する半導体装置の製造方法であって、 ゲート電極形成工程は、基板に絶縁膜を介してゲート電
    極を形成する処理であり、 サイドウォール形成工程は、ゲート電極周囲にサイドウ
    ォールを形成する処理であり、 露出工程は、フォトレジストを加工してｎ型不純物を導
    入予定の前記ゲート電極の周囲の前記基板表面のみを露
    出する処理であり、 イオン注入工程は、リン，砒素などのｎ型不純物をイオ
    ン注入する処理であり、 ダメージ導入工程は、前記露出した基板表面にドライエ
    ッチングダメージを導入する処理であり、 エピ工程は、ｐ型不純物導入予定の前記サイドウォール
    周囲の前記基板上にボロンドーピングした選択エピタキ
    シャル膜を形成する処理であり、 ソース・ドレイン形成工程は、選択エピタキシャル膜を
    介して前記基板表面にボロンを拡散してソース領域及び
    ドレイン領域を形成する処理であることを特徴とする半
    導体装置の製造方法。
  8. 【請求項８】 前記選択エピタキシャル膜をドライエッ
    チングダメージが回復する温度よりも低温で成長させる
    ことを特徴とする請求項７に記載の半導体装置の製造方
    法。
  9. 【請求項９】 前記選択エピタキシャル膜を７００℃よ
    りも低温で成長させることを特徴とする請求項７に記載
    の半導体装置の製造方法。
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