KR19980071514A - 반도체장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명의 목적은 얕은 소스 및 드레인 영역을 갖는 p-채널 FET 로 이루어진 CMOS 장치 및 그 장치를 제조하는 방법을 제공하는데 있다. B 도핑된 선택 에피택셜층은 p-채널 FET 의 소스 및 드레인 영역이 형성되는 영역상에서만 성장된다. n-채널 FET 의 소스 및 드레인 영역이 형성되는 영역상의 B 도핑된 선택 에피택셜층의 성장은 n-채널 FET 에 상응하는 영역상에 비정질영역을 형성함으로써 방해된다.

Description

반도체장치 및 그의 제조방법
본 발명은 반도체장치 및 그의 제조방법에 관한 것이며, 보다 구체적으로는, 소스 및 드레인 영역이 형성되는 Si 기판의 표면상에 Si 에피택셜층을 선택적으로 성장시킴으로써 획득된 전계효과 트랜지스터 및 그의 제조방법에 관한 것이다.
전계효과 트랜지스터 (이하, FET 라 함) 에 의해서 처리될 정보의 비트율이 현저하게 증가하고 상기 FET 를 최소화하는데 요구되는 사항이 주목할 만한 현 상황에 따르면, 짧은 채널을 갖는 FET 의 개발이 중요시 되고 있다. 상기 언급된 경향에 따라, FET 의 얕은 소스 및 드레인 접합을 형성해야 한다. FET 의 얕은 소스 및 드레인 영역을 형성하는 공정으로서 소스 및 드레인 영역이 형성되는 기판상에 Si 에피택셜층을 선택적으로 성장시키는 방법이 제안되었다. n- 및 p-채널 FET 양쪽에 대하여 얕은 소스 및 드레인 접합을 형성하는 방법을 확립하는 것이 중요하지만 p-채널에 대하여 얕은 소스 및 드레인 접합을 형성하는 것이 특히 어렵다.
B 또는 BF3이온이 Si 에피택셜층에 주입되고 열처리가 가해진다면 p-채널 FET 의 소스 및 드레인 영역이 형성될 수 있으나, 뒤에 언급된 이유로 인하여 얕은 접합은 획득될 수 없다.
B 가 P 또는 As 와 같은 n형 불순물로 대체된다면 n-채널 FET 의 소스 및 드레인 영역이 형성될 수 있다. 그렇게 형성된 n-채널 FET 의 소스 및 드레인 접합의 깊이는 주입된 Si 기판에서의 P 또는 As 와 같은 n형 불순물의 확산상수가 B 에 대한 것보다 더 작기 때문에 B 이온주입에 의해서 획득된 p-채널 FET 의 소스 및 드레인 접합의 깊이보다 더 얕다.
그러나, p-채널 FET 에 대한 Si 에피택셜층이 B 로 도핑되고 이 불순물이 Si 기판내로 열적으로 확산된다면 p-채널 FET 의 얕은 소스 및 드레인 접합이 획득될 수 있다는 것을 알 수 있다.
얕은 소스 및 드레인 접합으로 상보형 금속 산화물 반도체 (이하, CMOS 라 함) 장치를 제조하기 위하여 n- 및 p-채널 FET 에 각각 적합한 소스 및 드레인 영역을 형성하기 위한 2 개의 상기 언급된 방법을 결합하는 것이 바람직하다.
이에 따라, 본 발명의 목적은 p-채널 FET 의 소스 및 드레인 접합을 갖는 CMOS 장치를 제공하는데 있다.
본 발명의 다른 목적은 n-채널 FET 의 소스 및 드레인 접합에 상응하는 기판의 일부분을 비정질화함으로써 p-채널 FET 의 얕은 소스 및 드레인 접합을 갖는 CMOS 장치를 제조하는 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 n-채널 FET 의 소스 및 드레인 접합에 상응하는 기판의 일부분으로 드라이에칭디펙트를 도입함으로써 p-채널 FET 의 얕은 소스 및 드레인 접합을 갖는 CMOS 장치를 제조하는 방법을 제공하는데 있다.
본 발명의 제 1 특징에 따르면, CMOS 장치는 절연층을 통하여 기판상에 형성된 제 1 게이트전극, 상기 제 1 게이트전극을 둘러싸는 제 1 측벽, 및 상기 제 1 게이트전극을 둘러싸는 상기 기판상에 n형 불순물 도핑에 의해서 형성된 제 1 소스 및 드레인 영역을 각각 포함하는 하나 이상의 n형 전계효과 트랜지스터 (이하, FET 라 함); 와 상기 절연층을 통하여 상기 기판상에 형성된 제 2 게이트전극, 상기 제 2 게이트전극을 둘러싸는 제 2 측벽, 상기 제 2 게이트전극을 둘러싸는 상기 기판상에 p형 불순물 도핑에 의해서 형성된 제 2 소스 및 드레인 영역, 및 상기 제 2 소스 및 드레인 영역상에만 성장된 p형 불순물 도핑된 에피택셜층을 각각 포함하는 하나 이상의 p형 FET 로 이루어진다.
본 발명의 제 2 특징에 따르면, CMOS 장치를 제조하는 방법은 기판의 표면상에 절연층을 형성하는 단계, 상기 절연층상에 게이트전극을 형성하는 단계, 상기 게이트전극을 둘러싸는 측벽을 형성하는 단계, 포토레지스트를 가공처리함으로써 n형 불순물 이온이 주입되는 상기 기판의 표면상의 상기 게이트전극을 둘러싸는 영역만을 노출시키는 단계, 상기 기판의 표면상의 노출된 영역으로 n형 불순물 이온을 주입하는 단계, 상기 기판의 표면상의 노출된 영역으로 드라이에칭디펙트를 도입하는 단계, p형 불순물 이온이 도핑되는 상기 기판의 표면상의 상기 측벽을 둘러싸는 영역상에서 p형 불순물 도핑된 선택 에피택셜층을 성장시키는 단계, 및 p형 불순물 도핑된 선택 에피택셜층으로부터 상기 기판의 표면내로 상기 p형 불순물을 확산시킴으로써 소스 및 드레인 영역을 형성하는 단계로 이루어진다.
본 발명의 제 3 특징에 따르면, CMOS 장치를 제조하는 방법은 기판의 표면상에 절연층을 형성하는 단계, 상기 절연층상에 게이트전극을 형성하는 단계, 상기 게이트전극을 둘러싸는 측벽을 형성하는 단계, 포토레지스트를 가공처리함으로써 n형 불순물 이온이 주입되는 상기 기판의 표면상의 상기 게이트전극을 둘러싸는 영역만을 노출시키는 단계, 상기 노출된 영역으로 n형 불순물 이온을 주입하는 단계, 상기 기판의 표면상의 노출된 영역으로 드라이에칭디펙트를 도입하는 단계, p형 불순물 이온이 도핑되는 상기 기판의 표면상의 상기 측벽을 둘러싸는 영역상에서 p형 불순물 도핑된 선택 에피택셜층을 성장시키는 단계, 및 p형 불순물 도핑된 선택 에피택셜층으로부터 상기 기판의 표면내로 상기 p형 불순물을 확산시킴으로써 소스 및 드레인 영역을 형성하는 단계로 이루어진다.
본 발명은 첨부 도면을 참고로 하여 보다 상세하게 설명될 것이다.
도 1a 내지 도 1d 는 CMOS 장치를 제조하는 종래의 방법을 도시하는 단면도;
도 2a 내지 도 2d 는 p-채널 및 n-채널 CMOS 장치를 제조하는 종래의 방법을 도시하는 단면도;
도 3 은 열적 확산 과 이온주입간의 차이를 도시하는 B 에 대한 SIMS 프로파일;
도 4a 내지 도 4d 는 공정순서대로 나타낸 본 발명의 제 1 바람직한 실시예로 반도체장치를 제조하는 방법을 도시하는 단면도; 및
도 5a 내지 도 5d 는 본 발명의 제 2 바람직한 실시예로 반도체장치를 제조하는 방법을 도시하는 단면도.
도면의 주요부분에 대한 부호의 설명
1 : Si 기판 2 : 절연층
3 : 게이트전극 4 : 측벽
5 : 선택 에피택셜층 6 : 포토레지스트
7 : 소스영역 8 : 드레인영역
9 : 비정질층 10 : 드라이에칭디펙트
본 발명에 따른 바람직한 실시예에서 반도체장치 및 상기 반도체장치를 제조하는 방법을 설명하기 전에, 상술된 종래의 장치 및 그 장치의 제조방법이 첨부 도면을 참고로 하여 설명될 것이다.
예를 들어, 이 주제에 대한 일본 특허공개 5-55250 호에서 개시된 제안은 하기에 설명될 것이다.
도 1a 내지 도 1d 에서 도시된 바와 같이, 1000-2000Å 두께의 에피택셜층 (5) 은 주입된 H2, B 또는 BF3이온에 의해서 SiH2Cl2를 감소시킴으로써 Si 기판 (1) 상에 성장되고, 그리고 Si 기판 (1) 의 표면아래로 깊이가 3000Å 인 소스영역 (7) 및 드레인영역 (8) 이 형성될 수 있다. 도 1a 내지 도 1d 에서, 2 는 절연층이고, 3 은 게이트전극이고, 그리고 4 는 측벽이다.
게다가, p-채널 FET 는 주입된 이온의 종류를 변화시킴으로써 유사한 공정에 의해서 제조될 수 있다. 그러나, 각각이 n형의 불순물인 P 또는 As 의 확산은 B 와 비교하여 느리다. 따라서, n-채널 FET 의 소스 및 드레인 접합의 깊이는 선택 에피택셜층 (5) 이 생략된 경우 조차 대략 1500Å 이고, 그리고 p-채널 FET 와 비교하여 충분히 얕다.
n- 및 p-채널 FET 양쪽을 포함하는 CMOS 장치가 종래의 공정에 의해서 제조되는 경우에 이온은 선택 에피택셜층 (5) 이 Si 기판 (1) 상에서 성장된후 포토레지스트 (6) 를 사용함으로써 n- 및 p-채널 FET 상에 별개로 주입된다.
도 2a 내지 도 2d 는 n- 및 p-채널 FET 의 양쪽 경우를 별개로 설명하는 종래의 방법에 의한 CMOS 장치의 제조공정의 흐름도를 도시한다. 도 2a 에서 도시된 바와 같이, 절연층 (2), 게이트전극 (3) 및 측벽 (4) 은 각각 도 1a 내지 도 1d 의 경우와 유사하게 n- 및 p- 채널 FET 에 대하여 각각 형성된다. 그후, 선택 에피택셜층 (5) 은 Si 기판 (1) 상에서 성장된다.
이어서, 도 2 b 에서 도시된 바와 같이, p-채널 FET 에 상응하는 영역을 덮는 포토레지스트 (6) 가 형성되고, P 또는 As 이온과 같은 n형 이온은 n-채널 FET 에 상응하는 영역상으로 주입되고, 그리고 n-채널 FET 의 소스영역 (7) 및 드레인영역 (8) 이 형성된다.
반대로, 도 2c 에서 도시된 바와 같이, B 및 BF3이온이 p-채널 FET 의 소스 및 드레인 영역에 상응하는 영역상에 주입되는 경우에 n-채널 FET 에 상응하는 영역은 포토레지스트 (6) 로 덮여진다. 그후, 도 2d 에서 도시된 바와 같이, 주입된 이온은 열처리에 의해서 활성화되어, n- 및 p-채널 FET 양쪽이 제조된다.
선택 에피택셜층상에 B 또는 BF3이온을 주입함으로써 p-채널 FET 를 제조하는 상기 언급된 공정에서는 접합의 깊이가 B 의 증강된 확산에 의해서 증가되는 문제를 야기시킨다.
리차드 비. 페어 (Richard B. Fair) 는 B 이온주입에 의해서 발생된 틈새형 Si 원자가 B 의 확산을 증가시킨다고 피직스 리서치 (Physics Research, B 37/38, 1989, p.371-378) 에서 핵기구방법에 대하여 상기 언급된 현상을 설명하고 있다.
증강된 확산을 회피하는 얕은 접합을 형성하는 방법으로서, p-채널 FET 에 대한 B 도핑된 선택 에피택셜층이 기판상에서 성장되고, 그리고 소스 및 드레인 영역이 그로부터 B 의 열적 확산에 의해서 형성되는 방법이 있다.
도 3 에서 도시된 바와 같이, B 도핑된 에피택셜층으로부터 열적 확산에 의해서 획득된 B 도핑된 접합의 깊이는 B 이온주입에 의해서 획득된 깊이의 1/3 로 감소되고, 상기 접합의 바닥에서 B 의 농도는 5×1017/cc 로서 간주된다.
p-채널 FET 가 상기 언급된 공정에 의해서 제조될 수 있지만, 이것이 CMOS 의 제조에 적용될 때 B 도핑된 에피택셜층은 또한 n-채널 FET 상에 형성된다. 따라서, 이 공정은 이런 문제로 인하여 CMOS 의 제조에 적용될 수 없다.
이어서, 본 발명의 실시예는 첨부 도면을 참고로 하여 설명될 것이다.
도 4a 내지 도 4d 는 본 발명에 따른 반도체장치의 제조공정을 설명하는 단면도이며, 여기서 공정의 순서대로 CMOS 를 구성하는 n- 및 p-채널 FET 에 대하여 설명된다. 도 3a 에서 도시된 바와 같이, 절연층 (2), 게이트전극 (3) 및 측벽 (4) 은 종래의 공정과 유사하게 n- 및 p-채널 FET 에 대하여 제조되었다.
이어서, 도 4b 에서 도시된 바와 같이, 포토레지스트 (6) 는 p-채널 FET 에 대한 Si 기판 (1) 의 표면상에서 패턴화되므로 n-채널 FET 의 소스 및 드레인 영역 모두가 형성되는 영역만이 노출되고, 그리고 P 또는 As 이온은 주입에너지 및 도즈량 각각이 50keV 및 1×1015/㎠ 인 조건하에서 그 영역상에 주입된다. 이어서, Si 또는 Ge 이온은 주입에너지 및 도즈량 각각이 30keV 및 1×1015/㎠ 인 조건하에서 그 영역상에 주입된후, Si 기판 (1) 의 표면은 비정질상태로 완전하게 전환되고, 그리고 비정질층 (9) 은 Si 기판 (1) 상에 형성된다. 이 실시예에서 P 또는 As 이온이 주입된 후 Si 또는 Ge 이온이 주입되지만 이 순서가 반대로 되어도 문제되지 않는다.
이어서, 도 4c 에서 도시된 바와 같이, 포토레지스트 (6) 는 제거되고, 절연층 (2) 은 마스크로서 게이트전극 (3) 및 측벽 (4) 을 사용하여 제거되고, 그리고 B 도핑된 선택 에피택셜층 (5) 이 그 위에서 성장된다. 이 실시예에서, 극초진공 화학 증기증착 (UHV-CVD) 장치가 사용된다. 기초압력이 10-9torr 미만 이고, 그리고 H2O 의 부분 증기압이 이 장치내에서 낮기때문에 에피택셜층은 400℃ 미만의 온도에서 조차 성장될 수 있다. 선택 에피택셜성장전에 천연 SiO2층이 HF 의 수용액에 의해서 제거되고, 그리고 B 로 도핑된 500Å 두께의 선택 에피택셜층 (5) 은 450℃ 의 온도에서 성장된다. Si 에피택셜층은 이 온도에서 거의 성장되지 않기 때문에 30% 의 Ge 가 에피택셜층에 부가된다. Si2H6및 GeH4는 소스가스로서 사용되고, 그리고 B2H6은 도핑가스로서 사용된다. 비정질층이 대략 500℃ 의 온도에서 결정화되기 때문에, n-채널 FET 의 소스 및 드레인 영역 양쪽에 상응하는 Si 기판 (1) 의 일부분은 에피택셜성장동안 비정질상태로 유지된다. 따라서, 선택 에피택셜층 (5) 은 n-채널 FET 에 상응하는 영역상에서는 성장되지 않으나 p-채널 FET 의 소스 및 드레인 영역 양쪽에 상응하는 영역상에서만 성장된다.
그후, 도 4d 에서 도시된 바와 같이, n-채널 FET 의 소스 및 드레인 영역 양쪽에 상응하는 가공처리된 기판의 일부분은 900℃ 의 열처리에 의해서 결정화되고, 그리고 B 는 상기 언급된 현상과 동시에 p-채널 FET 의 소스 및 드레인 영역 (7 및 8) 을 형성하도록 Si 기판 (1) 내로 열적으로 확산된다.
상기 언급된 공정에 의해서 획득된 CMOS 는 깊이가 1500Å 인 소스 및 드레인 접합을 갖는 n-채널 FET 와 깊이가 1000Å 인 소스 및 드레인 접합을 갖는 p-채널 FET 로 이루어진다. 특히, p-채널 FET 의 깊이는 종래의 것과 비교하여 1/3 로 감소된다.
게다가, 불순물 (P 또는 As) 이온이 주입되는 경우에서 도즈량이 1×1015/㎠ 를 초과하면 Si 기판 (1) 의 표면은 이 단계에서 비정질상태로 전환되므로 Si 또는 Ge 이온의 상기 언급된 주입이 생략가능하다.
도 5a 내지 도 5d 는 본 발명의 제 2 바람직한 실시예에 따른 반도체장치의 제조공정을 설명하는 단면도이다.
도 5a 에서 도시된 바와 같이, 절연층 (2), 게이트전극 (3) 및 측벽 (4) 은 종래의 공정과 유사하게 n- 및 p- 채널 FET 양쪽에 대하여 각각 형성된다.
이어서, 도 5b 에서 도시된 바와 같이, 포토레지스트 (6) 는 p-채널 FET 에 대한 Si 기판 (1) 의 표면상에서 패턴화되므로 n-채널 FET 의 소스 및 드레인 영역 모두가 형성되는 영역만이 노출되고, 그리고 P 또는 As 이온은 주입에너지 및 도즈량 각각이 50keV 및 3×1015/㎠ 인 조건하에서 그 영역상에 주입된다.
게다가, 절연층 (2) 은 드라이에칭에 의해서 제거되고, 그리고 드라이 에칭디펙트 (10) 는 n-채널 FET 의 소스 및 드레인 영역 양쪽이 형성되는 실리콘기판의 일부분상에 도입된다.
그후, 도 5c 에서 도시된 바와 같이, 포토레지스트 (6) 가 제거되고, 그리고 B 도핑된 선택 에피택셜층 (5) 은 Si 기판 (1) 상에서 성장된다. 이 실시예에서, UHV-CVD 장치는 또한 선택 에피택셜성장에 사용된다. 선택 에피택셜성장전에 천연 SiO2층은 HF 의 수용액에 의해서 제거되고, 그리고 두께가 500Å 인 B 도핑된 선택 에피택셜층 (5) 은 650℃ 의 온도에서 성장된다. SiCl4는 소스가스로서 사용되고, 그리고 B2H6는 도핑가스로서 사용된다. 드라이 에칭디펙트는 700℃ 미만의 온도에서 재결정화되지 않고, 그리고 에피택셜층은 n-채널 FET 의 소스 및 드레인 영역 양쪽이 형성되는 영역상에서는 성장되지 않으나, Si 결정이 노출된 영역, 다시 말해서 p-채널 FET 의 소스 및 드레인 영역 양쪽이 형성되는 영역상에서는 성장된다.
최종적으로, 도 5d 에서 도시된 바와 같이, 900℃ 의 열처리가 가공처리된 기판에 가해져서 n-채널 FET 의 소스 및 드레인 영역 양쪽에 상응하는 Si 기판 (1) 의 일부분이 결정화된다. B 는 상기 언급된 현상과 병행하여 p-채널 FET 에 대한 에피택셜층 (5) 으로부터 Si 기판 (1) 내로 열적으로 확산되고, 그리고 소스 및 드레인 영역 (7, 8) 이 형성된다.
상기 언급된 공정에 의해서 획득된 CMOS 는 제 1 바람직한 실시예의 경우와 유사하게 깊이가 1500Å 인 소스 및 드레인 접합을 갖는 n-채널 FET 와 깊이가 1000Å 인 소스 및 드레인 접합을 갖는 p-채널 FET 로 이루어진다. 특히, p-채널 FET 의 깊이는 종래의 것과 비교하여 1/3 로 감소된다.
상기 언급된 바와 같이, 본 발명에 따른 반도체장치에서 CMOS 의 p-채널 FET 의 얕은 소스 및 드레인 접합이 획득될 수 있다. 특히, 소스 및 드레인 접합 모두의 깊이는 종래의 것의 1/3 로 감소된다, 다시 말해서 3000Å 이 1000Å 으로 감소된다.
게다가, 포토레지스트 패터닝단계들은 한 단계정도 감소될 수 있다.
본 발명은 설명을 완전하고 명확하게 하기 위하여 특정한 실시예로 설명되어 있지만 첨부된 청구의 범위는 이들로 한정되지 않고, 여기에 설정된 기본적인 가르침에 해당하고 이 분야의 숙련자에게서 발생될 수도 있는 모든 변형 및 다른 구성을 구체화하도록 구성되어진다.
따라서, 본 발명은 n-채널 FET 의 소스 및 드레인 접합에 상응하는 상기 기판의 부분을 비정질화하고, 그리고 n-채널 FET 의 소스 및 드레인 접합에 상응하는 상기 기판의 부분으로 드라이에칭디펙트를 도입하는 본 발명의 방법에 의해서 얕은 소스 및 드레인 접합의 p-채널 FET 를 갖는 CMOS 장치를 획득하게 한다.

Claims (16)

  1. 절연층을 통하여 기판상에 형성된 제 1 게이트전극, 상기 제 1 게이트전극을 둘러싸는 제 1 측벽, 및 상기 제 1 게이트전극을 둘러싸는 상기 기판상에 n형 불순물 도핑에 의해서 형성된 제 1 소스 및 드레인 영역을 각각 포함하는 하나 이상의 n형 전계효과 트랜지스터 (이하, FET 라 함); 와 상기 절연층을 통하여 상기 기판상에 형성된 제 2 게이트전극, 상기 제 2 게이트전극을 둘러싸는 제 2 측벽, 상기 제 2 게이트전극을 둘러싸는 상기 기판상에 p형 불순물 도핑에 의해서 형성된 제 2 소스 및 드레인 영역, 및 상기 제 2 소스 및 드레인 영역상에만 성장된 p형 불순물 도핑된 에피택셜층을 각각 포함하는 하나 이상의 p형 FET 로 이루어진 것을 특징으로 하는 CMOS 장치.
  2. 제 1 항에 있어서, 상기 기판이 Si 기판인 것을 특징으로 하는 CMOS 장치.
  3. 제 2 항에 있어서, 상기 p형 불순물이 B 인 것을 특징으로 하는 CMOS 장치.
  4. 기판의 표면상에 절연층을 형성하는 단계, 상기 절연층상에 게이트전극을 형성하는 단계, 상기 게이트전극을 둘러싸는 측벽을 형성하는 단계, 포토레지스트를 가공처리함으로써, n형 불순물 이온이 주입되는 상기 기판의 표면상의 상기 게이트전극을 둘러싸는 영역만을 노출시키는 단계, 상기 기판의 표면상의 상기 노출된 영역으로 상기 n형 불순물 이온을 주입하는 단계, 상기 기판의 표면상의 상기 노출된 영역을 비정질화하는 단계, p형 불순물 이온이 도핑되는 상기 기판의 표면상의 상기 측벽을 둘러싸는 영역상에서 p형 불순물 도핑된 선택 에피택셜층을 성장시키는 단계, 및 상기 p형 불순물 도핑된 선택 에피택셜층으로부터 상기 기판의 표면내로 상기 p형 불순물을 확산시킴으로써 소스 및 드레인 영역을 형성하는 단계로 이루어진 것을 특징으로 하는 CMOS 장치의 제조방법.
  5. 제 4 항에 있어서, 상기 기판이 Si 기판인 것을 특징으로 하는 CMOS 장치의 제조방법.
  6. 제 5 항에 있어서, 상기 p형 불순물이 B 인 것을 특징으로 하는 CMOS 장치의 제조방법.
  7. 제 4 항에 있어서, 상기 비정질화 단계는 상기 노출된 영역상으로 Si 또는 Ge 이온을 주입함으로써 수행되는 것을 특징으로 하는 CMOS 장치의 제조방법.
  8. 제 4 항에 있어서, 상기 비정질화 단계는 1×1015/㎠ 를 초과하는 도즈량으로 상기 노출된 영역상으로 P 또는 As 이온을 주입함으로써 수행되는 것을 특징으로 하는 CMOS 장치의 제조방법.
  9. 제 6 항에 있어서, 상기 B 도핑된 선택 에피택셜층을 성장시키는 단계는 비정질화된 영역이 결정화되지 않는 낮은 온도에서 수행되는 것을 특징으로 하는 CMOS 장치의 제조방법.
  10. 제 6 항에 있어서, 상기 B 도핑된 선택 에피택셜층을 성장시키는 단계는 500℃ 미만의 온도에서 수행되는 것을 특징으로 하는 CMOS 장치의 제조방법.
  11. 제 6 항에 있어서, 상기 B 도핑된 에피택셜층을 성장시키는 단계는 상기 B 도핑된 에피택셜층을 Ge 로 도핑함으로써 수행되는 것을 특징으로 하는 CMOS 장치의 제조방법.
  12. 기판의 표면상에 절연층을 형성하는 단계, 상기 절연층상에 게이트전극을 형성하는 단계, 상기 게이트전극을 둘러싸는 측벽을 형성하는 단계, 포토레지스트를 가공처리함으로써, n형 불순물 이온이 주입되는 상기 기판의 표면상의 상기 게이트전극을 둘러싸는 영역만을 노출시키는 단계, 상기 노출된 영역으로 n형 불순물 이온을 주입하는 단계, 상기 기판의 표면상의 상기 노출된 영역으로 드라이에칭디펙트를 도입하는 단계, p형 불순물 이온이 도핑되는 상기 기판의 표면상의 상기 측벽을 둘러싸는 영역상에서 p형 불순물 도핑된 선택 에피택셜층을 성장시키는 단계, 및 상기 p형 불순물 도핑된 선택 에피택셜층으로부터 상기 기판의 표면내로 상기 p형 불순물을 확산시킴으로써 소스 및 드레인 영역을 형성하는 단계로 이루어진 것을 특징으로 하는 CMOS 장치의 제조방법.
  13. 제 12 항에 있어서, 상기 기판이 Si 기판인 것을 특징으로 하는 CMOS 장치의 제조방법.
  14. 제 13 항에 있어서, 상기 p형 불순물이 B 인 것을 특징으로 하는 CMOS 장치의 제조방법.
  15. 제 12 항에 있어서, 상기 선택 에피택셜층을 성장시키는 단계는 드라이에칭디펙트가 결정화되지 않는 낮은 온도에서 수행되는 것을 특징으로 하는 CMOS 장치의 제조방법.
  16. 제 14 항에 있어서, 상기 B 도핑된 선택 에피택셜층은 700℃ 미만의 온도에서 성장되는 것을 특징으로 하는 CMOS 장치의 제조방법.
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