WO2000001015A1 - Dispositif semi-conducteur et son procede de fabrication - Google Patents

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gate
semiconductor device
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Hiroshi Iwata
Seizo Kakimoto
Masayuki Nakano
Kouichiro Adachi
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Sharp Kabushiki Kaisha
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Definitions

  • the present invention relates to a semiconductor device used for a switching element, and more particularly to a MIS type semiconductor device which can be driven at a low power supply voltage and has a dynamic threshold value and a method of manufacturing the same.
  • the power consumption is proportional to the square of the power supply voltage. Therefore, reducing the power supply voltage is effective in realizing low power consumption of a CMOS LSI.
  • the power supply voltage is reduced, the driving force of the transistor is reduced, so that an increase in circuit delay time becomes a problem. This problem is exacerbated as the power supply voltage is reduced.
  • the delay time increases significantly.
  • One way to improve this is to reduce the threshold voltage, but this increases the leakage current when the gate is turned off. There was a problem that the lower limit was specified.
  • a transistor with a low power supply voltage a dynamic threshold operation transistor that realizes high driving power at a low voltage by lowering the effective threshold voltage when the transistor is turned on.
  • DTM0S Dynamic Threshol d Voltage M0SFET
  • the structure of a conventional dynamic threshold voltage transistor is shown. 34.
  • Fig. 34 is a diagram of a dynamic threshold voltage transistor using a SII substrate disclosed in USP 5559368 and JP-A-6-85262. Show the case of However, a PM ⁇ S configuration is possible by reversing the polarity.
  • FIG. 34A is a cross-sectional view of a dynamic threshold voltage transistor using a conventional SII substrate
  • FIG. 34B is a top view of a dynamic threshold voltage transistor.
  • C shows a cross-sectional view of the contact portion between the gate and the body.
  • Symbol 100 0 0 is a silicon substrate
  • symbol 100 1 is a buried oxide film
  • symbol 100 2 is a source
  • symbol 100 3 is a p-type silicon layer
  • symbol 100 4 is a drain
  • symbol 1005 is a gate insulating film
  • 1006 is a gate electrode
  • 1007 is a P-type diffusion layer
  • 1008 is a metal wiring.
  • the SOI substrate is used, and the oversized metal wiring is used to form the p-type silicon layer and local wiring through the gate electrode and the p-type diffusion layer using the oversized metal wiring.
  • Short circuit When a gate bias is applied in a structure in which the gate electrode 106 and the p-type silicon layer 1003 are short-circuited as described above, a forward bias having the same magnitude as the gate bias is applied to the active region. You.
  • the voltage applied to the gate in order to suppress the standby current is limited to 0.6 V or less, which is near the voltage at which the lateral parasitic bipolar transistor turns on.
  • the threshold voltage is lowered by forward biasing the substrate as the gate bias increases.
  • the leakage current when the substrate bias is off (when the gate is off) is equivalent to that of a normal SOI transistor in the same channel state.
  • the thickness of the body (P-type silicon layer in the channel region) is very thin (50 nm to 200 nm), and the body is very high. It becomes resistance. Therefore, even if the gate and body are short-circuited through the contact, the potential force is less likely to be transmitted to the body as the distance from the contact increases, the CR time constant increases, and when considering transient operation (Dynamic Threshold Metal Oxide-Silicon FET) The effect as a DTMOSFET (hereinafter referred to as DTMOS) is suppressed, and high-speed operation becomes impossible.
  • DTMOS DTMOSFET
  • the thickness of the source / drain region is extremely small, and the resistance becomes high.
  • salicidation of the source / drain region using self-melting metal self-aligned silicidation
  • the silicon film on the oxide film is very thin and silicidation is difficult. It will be very difficult.
  • the present inventors have devised a dynamic threshold value operation transistor using a park silicon substrate (Japanese Patent Laid-Open No. Hei 10-22462). As shown in FIG.
  • a deep hole 0302 is formed in a silicon substrate 0301, and a deep hole is formed in the deep hole region 0302, as shown in FIG.
  • An OSFET having a shallower, deeper and reverse conductive type shallow gage 0303 and a source and drain region 0307 of the shallower and reverse conductive type (ie, of the same conductivity type as the deeper gage) within the shallower gage region 0303
  • the gate electrode 0306 of the M ⁇ S FET is electrically connected to the shallow gage 0303, and at least the shallow gage region 0303 is a shallow gage constituting an adjacent transistor element.
  • Reference numeral 0305 denotes a gate oxide film
  • 0308 denotes an interlayer insulating film
  • 0309 denotes a contact hole.
  • the structure shown in Fig. 35 has solved the problem of DTMOS using an SII substrate, which is an increase in body resistance.
  • the area of the junction between the source and drain regions increases in the PARC substrate, and the parasitic capacitance increases accordingly.
  • V the power supply voltage
  • c the capacitance of the circuit including the parasitic capacitance
  • f the operating frequency.
  • FIG. 36 shows a normal CMOS inverter state change of fanout 1.
  • FIG. 37 shows a CMOS inverter state change of the dynamic threshold voltage operation transistor of Fan 1 in which the gate electrode and the well region are short-circuited. In both of FIGS. 36 and 37, “+” is displayed at the site of the parasitic capacitance.
  • the dynamic threshold operation transistor of FIG. 37 has three times the junction as compared with the normal transistor of FIG. 36. It becomes parasitic capacitance. In fact, the depletion layer spread between the forward bias and the reverse bias is different, so it does not simply triple.
  • Fig. 38 shows the specific capacity of the fan-out 2 circuit.
  • FIGS. 38A and 38B the comparison is made with transistors having a gate length of 0.24 / m.
  • the distance from the gate electrode to the isolation region (the width of the source and drain regions) is 0.72 ⁇ .
  • C G is the gate capacitance
  • C DR drain junction capacitance in Ueru region opposite Paiasu state
  • C DF drain junction capacitance in Ueru region and the forward bias state
  • C s is the source junction capacitance
  • C dep is the capacitance between the inverted channel region and the shallow well.
  • the gate capacitance C between the normal MOS transistor and the bulk DTMOS (B-DTMOS).
  • the wiring capacitance C w does not change, when C w is 10 fF (see Fig. 38A), comparing with other junction capacitances, with the normal transistor, compared to 4.7 in CDR, the dynamic threshold operation transistor, marked with capacity of C DR + C DF + C s + C sw / DW + C dep, the total 28.5.
  • the junction parasitic capacitance is approximately 6 times the capacitance at fanout 2. The problem of parasitic capacitance occurs even when using an SOI substrate. It is.
  • C w is as large as 100 fF as shown in FIG.
  • the junction parasitic capacitance ratio of C DR + C DF + C s + C sw / DW + C dcp is 9.2 in total. And the ratio becomes smaller.
  • the proportion of non-scalable interconnect capacitance increases and the proportion of junction parasitic capacitance decreases, but is not negligibly small (eg, even in Figure 38B, 100: 10 7.8 and about 8% increase in capacity). Therefore, it is important to reduce the junction parasitic capacitance. Disclosure of the invention
  • a semiconductor substrate, an element isolation region formed in the semiconductor substrate, a first conductivity type semiconductor layer formed between the element isolation regions, and the first conductivity type semiconductor layer A gate insulating film formed on the gate insulating film, a gate electrode formed on the gate insulating film, a gate electrode side wall insulating film formed on a side wall of the gate electrode, A semiconductor device comprising: a second conductive type semiconductor layer serving as a source region and a drain region formed so as to cover a part of an element isolation region, wherein the gate electrode and the first conductive type semiconductor are provided.
  • the second conductive type semiconductor layer is formed so as to exist above the one conductive type semiconductor layer, and has a thickness of the second conductive type semiconductor layer. The distance from the element isolation region And Toku ⁇ that gradually increases One suited to gate electrode.
  • This structure has the effect of reducing the parasitic resistance of the source and drain regions. With this structure, even if an SOI substrate is used, silicidation of the source / drain region, which has been extremely difficult in the past, becomes very easy.
  • the surface area is large compared to the area occupied by the source and drain regions. When forming a contact with the upper wiring on the source and drain regions, it has the effect of increasing the contact area and lowering the contact resistance with respect to the occupied area.
  • the semiconductor device may further include: a semiconductor substrate; a second conductive type deep plug region formed in the semiconductor substrate; an element isolation region formed in the semiconductor substrate; A shallow Gaussian region of the first conductivity type formed in the deep Gaussian region of the second conductivity type; a gate insulating film formed on the shallow Gaussian region of the first conductive type; A formed gate electrode, a gate electrode side wall insulating film formed on a side wall of the gate electrode, and a source formed adjacent to the gate electrode side wall insulating film and covering a part of the element isolation region.
  • the distance from the gate electrode to the element isolation region in the direction perpendicular to the longitudinal direction of the transistor gate electrode is 2.5 L to 3 L (L is the gate length) of the conventional example.
  • the area becomes the value obtained by multiplying this value by the width W of the transistor.
  • the junction area can be reduced from 4Z15 to 2Z9.
  • the surface component of the junction capacitance can be reduced from 4-15 to 2Z9. More specifically, as described above, in the present invention, a donor for forming a source / drain region or an impurity ion species serving as an impurity is injected only into a region stacked above a channel region. However, since it is possible to form a junction by solid-phase diffusion in the substrate from this, it is possible to form a junction with a very small depth and to reduce the peripheral length component of the capacitor.
  • the opening diameter of the contact hole may be larger than the width of the active region from the end of the gate to the element isolation region in the cross section cut perpendicular to the longitudinal direction of the gate electrode.
  • the opening diameter can be increased, and the formation of the contact hole is facilitated.
  • Conventional contact holes require the provision of contact holes on the surface of the source and drain regions. For this reason, a contact having an opening diameter smaller than the width of the source / drain regions is provided. Therefore, processing for opening contact holes was difficult.
  • the contact hole in a semiconductor device having a contact hole for forming an upper wiring electrically connected to the source region and the Z or drain region, has a cross section perpendicular to a longitudinal direction of the gate electrode.
  • the width of the opening is larger than the distance from the end of the gate electrode to the element isolation region. For this reason, it is possible to provide a large contact hole without increasing the source / drain area, and it is possible to achieve both the ease of forming the contact hole and the reduction of the junction capacitance depending on the source / drain junction area. Become.
  • an interval from an end of the gate electrode to the element isolation region in a direction perpendicular to the longitudinal direction of the gate electrode is smaller than a width of the gate electrode.
  • the second conductive type made of a material in which the diffusion coefficient of impurities in the semiconductor layer of the second conductivity type forming the source and Z or drain regions is larger than the diffusion coefficient of impurities in the semiconductor substrate. It is characterized by being a semiconductor layer. Therefore, when the above-described heat treatment for diffusing and activating the impurities is performed, diffusion to the interface between the stacked layer and the semiconductor substrate is extremely fast, and diffusion in the semiconductor substrate is slow, so that the channel The depth of the source / drain regions located in the region below the region is less likely to be affected by variations in the height of the stacked region, and has an effect of improving the controllability of diffusion of impurities in the semiconductor substrate. By this effect, a shallow junction can be formed with good control in a bulk substrate, and diffusion in a lateral direction of a channel can be easily controlled in an SI substrate.
  • the diffusion coefficient of the impurity in the semiconductor of the second conductivity type is preferably 2 to 100 times the diffusion coefficient of the impurity in the semiconductor substrate. Therefore, the channel The depth of the source / drain regions located in the region below the region is less affected by the variation in the height of the stacked region, and has an effect of improving controllability of diffusion of impurities in the semiconductor substrate.
  • the second conductivity type semiconductor layer is made of polycrystalline silicon.
  • the polycrystalline silicon film is a film that is often used in the manufacture of semiconductor devices, so that there is little need to introduce new devices or set conditions.
  • polycrystalline silicon has very good diffusion of impurities in a polycrystalline silicon film if it is a columnar crystal, and has good controllability in diffusing impurities doped in the polycrystalline silicon film into a semiconductor substrate.
  • the depth of the source and drain regions is less likely to be affected by the variation in the height of the polycrystalline silicon, and there is an effect that the controllability of diffusion of impurities in the semiconductor substrate is improved.
  • the grain size of the polycrystalline silicon is 50 nm or less, a large diffusion coefficient can be obtained with respect to the diffusion coefficient in the semiconductor substrate. In addition, it is possible to suppress the variation in the width of the sidewall of the polycrystalline silicon caused by the grain of the polycrystalline silicon during the etch back.
  • the gate electrode and the semiconductor layer of the second conductivity type are two-layer films including a high-melting-point gold-silicide film on the surface side and a polycrystalline silicon film on the substrate side. And Therefore, as described above, even if the contact contact area between the source-drain region and the upper wiring is small, a contact with extremely low resistance can be realized. Furthermore, since the silicide film is close to the channel region, the parasitic resistance can be kept small even if the source-drain junction area is small as described above. Can be increased. Also, when etching the contact hole, the silicide layer is etched away. It can also be used as a top layer.
  • a step of forming an element isolation region on a substrate having a surface made of a semiconductor layer of the first conductivity type with a material resistant to silicon etching A step of sequentially forming a gate insulating film, a gate electrode, and a gate side wall insulating film thereon; and a step of forming a polycrystalline silicon film having a thickness larger than a distance from the gate electrode to the element isolation region on the entire surface of the substrate.
  • the stacked source / drain regions as in the present invention can be easily formed.
  • the silicon substrate is not exposed, and the silicon substrate is anisotropically etched back. Therefore, there is no damage.
  • the end of the stacked layer on the side wall of the gate electrode formed by anisotropic etching always has a structure extending over an element isolation region formed of a material resistant to silicon etching.
  • the source region and the drain region remain short-circuited only by performing the etch back, and therefore, after the etch back, the stack of the polysilicon film formed on the side wall of the gate electrode is formed. It is necessary to perform a step of separating the raised layer into a source region and a drain region.
  • the distance between adjacent gates should be reduced to twice or less the thickness of the polycrystalline silicon film to be deposited. By setting, it is possible to connect intentionally.
  • a step of forming an element isolation region on a substrate having a surface made of a semiconductor layer of the first conductivity type with a material resistant to silicon etching Sequentially forming a gate insulating film, a gate electrode, and a gate sidewall insulating film on the layer; and forming a polycrystalline silicon film having a thickness larger than a distance from the gate electrode to the element isolation region on the entire surface of the substrate. Performing anisotropic etching until the polycrystalline silicon film formed on the gate electrode is eliminated; and forming one of the polycrystalline silicon films to electrically separate a source region and a drain region.
  • a step of forming an element isolation region on a silicon substrate with a material resistant to silicon etching, a deep second conductivity type Gael region, and the deep second conductive type Gael Forming a shallow first conductivity type well region in the region; sequentially forming a gate insulating film, a gate electrode, and a gate sidewall green film on the first conductivity type well region; Forming a polycrystalline silicon film having a thickness greater than the distance from the gate electrode to the element isolation region on the entire surface of the substrate; and anisotropic etching until the polycrystalline silicon film formed on the gate electrode is eliminated.
  • the step of removing a part of the gate electrode corresponding to the contact region with the region is performed at the same time. Therefore, the process can be simplified.
  • the method includes a step of introducing an impurity which becomes a donor or an impurity to the source region, the drain region, and the gate electrode, and the step of introducing the impurity is performed simultaneously by an ion implantation step.
  • the semiconductor device is a CMOS
  • the gate of the p-channel semiconductor device is removed during the step of introducing donor impurities into the source region, the drain region, and the gate electrode of the n-channel semiconductor device.
  • Simultaneously implanting donor impurities into the contact region to short-circuit the electrode and the n-type conductive shallow layer region or semiconductor substrate, and the source, drain, and gate electrodes of the p-channel semiconductor device In the process of introducing impurities into the contact region, the impurity is implanted into the contact region to short-circuit the gate electrode and the shallow p-type conductive region or the semiconductor substrate of the n-channel semiconductor device. And a step of performing simultaneously.
  • the body a region or a shallow ⁇ El ⁇ surface, to determine the threshold of the normal element, non ⁇ concentration of things low concentration (5 X 1 0 1 6 ⁇ 5 X 1 0 1 8 cm 3 ).
  • the concentration of the impurity only in the contact region is set to a high concentration (10 2 DZ cm 3 or more).
  • ion implantation for contact connection is indispensable. If the low-concentration region is directly contacted with metal or gold-silicide, it becomes Schottky connection and does not become an omic connection.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a vertical sectional view taken along line Q--Q 'of FIG.
  • FIG. 3 is a diagram showing a current flow in a vertical sectional view taken along the line Q--Q 'of FIG.
  • FIG. 4A is a diagram showing the parasitic resistance of the transistor in the vertical cross-sectional view taken along the line QQ ′ in FIG.
  • FIG. 4B is a diagram showing the parasitic resistance of the conventional semiconductor device S compared to the transistor of FIG. 4A.
  • FIG. 5 is a vertical cross-sectional view of the semiconductor device according to the first embodiment after a contact hole is formed.
  • FIG. 6A is a vertical sectional view of the semiconductor device of the second embodiment.
  • FIG. 6B is a plan view of the semiconductor device of the second embodiment.
  • FIG. 7 is a vertical sectional view of a modification of the semiconductor device of the second embodiment.
  • FIGS. 8A and 8B are views showing the order of steps of a semiconductor device according to a third embodiment of the present invention.
  • 9A and 9B are diagrams showing the order of steps of the semiconductor device of the third embodiment.
  • FIGS. 10A and 10B are diagrams showing a process order of the semiconductor device of the third embodiment.
  • FIGS. 11A and 11B are diagrams showing a process order of the semiconductor device of the third embodiment.
  • 12A and 12B are diagrams showing the order of steps of the semiconductor device of the third embodiment.
  • FIG. 13A and 13B are diagrams showing the order of steps of the semiconductor device of the third embodiment.
  • 14A, 14B, and 14C are views showing a process of the semiconductor device of the third embodiment.
  • FIGS. 15A, 15B and 15C are diagrams showing the order of steps of the semiconductor device of the third embodiment.
  • FIGS. 16A, 16B, and 16C are diagrams showing a process order of the semiconductor device of the third embodiment.
  • 17A, 17B, and 17C are diagrams showing the order of steps of the semiconductor device of the third embodiment.
  • FIG. 18 is a vertical cross-sectional view attached with a symbol indicating a scale of each region in the semiconductor device of the third embodiment.
  • FIG. 19 is a diagram for explaining the occurrence of a defect when forming the source / drain regions in the semiconductor device of the third embodiment.
  • 20A and 20B are plan views of the semiconductor device of the third embodiment.
  • FIGS. 21A, 21B, and 21C are diagrams illustrating impurity diffusion from a semiconductor layer of the second conductivity type serving as a source / drain region in the semiconductor device according to the third embodiment.
  • FIG. 22 is a vertical sectional view taken along line CC ′ in FIG. 16A.
  • FIG. 23A is a plan view showing a positional relationship between a gate electrode, an active region, and a contact hole in a conventional example.
  • FIG. 23B is a plan view showing the positional relationship among the gate electrode, the active region, and the contact hole in the third embodiment of the present invention.
  • FIGS. 24A, 24B, and 24C are views showing the order of steps of a semiconductor device according to a fourth embodiment of the present invention.
  • FIGS. 25A, 25B and 25C are diagrams showing the order of steps of the semiconductor device of the fourth embodiment.
  • 26A, 26B, and 26C are diagrams showing the order of steps of the semiconductor device of the fourth embodiment.
  • 27A, 27B and 27C are diagrams showing the order of the steps of the semiconductor device of the fourth embodiment.
  • 28A, 28B and 28C are diagrams showing the order of steps of the semiconductor device of the fourth embodiment.
  • 29A, 29B and 29C are diagrams showing the order of steps of the semiconductor device of the fourth embodiment.
  • FIG. 3 OA is a cross-sectional view when transistors, which are semiconductor devices of the present invention using an SOI substrate, are connected in series.
  • FIG. 30B is a circuit diagram of the semiconductor device shown in FIG.
  • FIG. 31 is a cross-sectional view when transistors, which are semiconductor devices of the present invention using a bulk substrate, are connected in series.
  • FIG. 32 is a cross-sectional view of an electrically isolated adjacent transistor which is a semiconductor device of the present invention.
  • FIG. 33 is a cross-sectional view of an electrically separated adjacent transistor which is a semiconductor device of the present invention.
  • FIGS. 34A, 34B and 34C are views showing a conventional semiconductor device using an SOI substrate.
  • FIG. 35 is a view showing a conventional semiconductor device using pulp.
  • FIG. 36 is a diagram illustrating a change in the charge state of the CMOS inverter of the normal semiconductor device of fan 1.
  • Figure 37 shows the CMOS inverter of the DTMOS semiconductor device with fan 1 It is a figure explaining a change of a charge state.
  • Figures 38A and 38B are graphs comparing the capacities of a normal semiconductor device and a DTMOS semiconductor device.
  • FIG. 39 is a graph illustrating the heat treatment conditions and the short-channel effect in an N-channel transistor.
  • FIG. 40 is a graph illustrating heat treatment conditions and a short channel effect in an N-channel transistor.
  • FIG. 41 is a graph illustrating heat treatment conditions and a short channel effect in a P-channel transistor.
  • FIG. 42 is a graph illustrating heat treatment conditions and a short channel effect in a P-channel transistor.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a vertical cross-sectional view taken along line Q--Q 'of FIG. 1 according to the semiconductor device.
  • FIG. 3 illustrates a current flow in a vertical cross-sectional view taken along a line Q-Q ′ in FIG. 1 of the semiconductor device.
  • FIG. 4A shows a parasitic resistance of a transistor in a vertical cross-sectional view taken along a line QQ ′ of FIG. 1 according to the semiconductor device.
  • Reference numeral 100 denotes an S ⁇ I substrate
  • 101 denotes an element isolation region
  • 102 denotes an active region
  • 103 denotes a gate oxide film
  • 104 denotes a gate electrode
  • 105 denotes a gate electrode sidewall insulating film
  • 106 is a source / drain region
  • 107 is a body region
  • 108 is a gate-body contact region.
  • the gate electrode 104 is composed of a body region 107 (see FIG. 2) composed of a semiconductor layer of the first conductivity type and a contact between the gate and the body. Are connected by the port area 108.
  • the present semiconductor device has an MIS type formed on an active region 102 in an S ⁇ I substrate 100 roughly divided into an element isolation region 101 and an active region 102. It is a semiconductor element.
  • a drain region 106 is present above the gate electrode 104, and in a direction perpendicular to the longitudinal direction of the gate electrode 104, from the end of the gate electrode, the source (the end of the drain region 106 (B-B ') ), There is a boundary (C-C ') between the active region and the isolation region, and a vertical cross-section (Q-Q' line in Fig. 1) when cut perpendicular to the longitudinal direction of the gate electrode 104 In the vertical cross-sectional view of FIG.
  • the distance d between the surface A—A * of the active region of the semiconductor substrate and the surface of the source / drain region 106 goes from the element isolation region to the gate electrode 104 side.
  • the active region 102 is covered with three electrically insulated gate, source, and drain regions without creating a vertical step between the gate and the isolation. It is a structure to cover.
  • the source / drain region 10 is formed between the surface of the source / drain region 106 and the contact hole 109 for connecting the upper wiring. 6 It is characterized in that at least a part of the contact hole 109 exists on the surface.
  • reference numeral 109 denotes a contact hole in the insulating layer for connecting the upper wiring and the source / drain region 106 of the element via an insulating layer (not shown), and usually a metal is embedded therein. .
  • the ratio of the high resistance region (D) to the current flow path is very small, and the parasitic resistance of the source / drain region 106 is reduced as compared with a normal structure. Furthermore, the path of current flow increases from the source / drain region 106 near the channel region as it approaches the contact, and this action also reduces the parasitic resistance extremely. These effects increase the device's current drive capability and improve transconductance.
  • FIG. 4A shows a diagram of the parasitic resistance in the semiconductor device of this embodiment.
  • Figure 4B shows the parasitic resistance of a conventional semiconductor device.
  • R c . nt is the contact resistance
  • R sd is the source and drain resistance
  • R ej is the spreading resistance of the overhang junction.
  • the mainstream is to make the silicon film on the oxide film very thin.
  • the thickness of silicon becomes thinner, increasing the resistance of the source-drain region becomes an issue.
  • the silicon film becomes thinner, the silicide film becomes thinner during the silicidation reaction.
  • FIG. 5 shows a structure in which the semiconductor device of this embodiment using an SOI substrate is salicided.
  • reference numeral 1501 denotes an S ⁇ I substrate
  • 1502 denotes an oxide film
  • 1503 denotes an active region
  • 1504 denotes a body region
  • 1505 denotes an element isolation region
  • 1506 is a gate oxide film
  • 1507 is a gate electrode
  • 1508 is a gate electrode sidewall insulating film
  • 1509 is a source / drain region
  • 15010 is a refractory metal.
  • a silicide film, 1511 is an interlayer insulating film
  • 1512 is a contact hole.
  • the silicon (polycrystalline silicon film) of the source / drain region 1509 that is stacked above the channel region exists, the surface of the silicon film stacked above the channel region during the salicide process is formed. Then, the silicide film is formed by the reaction of the high melting point metal, so that the silicide film does not reach the oxide film in the SOI substrate, and the above-mentioned problems peculiar to the SOI substrate are eliminated.
  • the surface area of the region 1509 to be silicided is increased with respect to the area occupied by the source / drain region 1509, low resistance can be achieved. This has the effect of alleviating the fine line effect (a problem of silicidation of fine wiring, which hinders the reaction and makes silicidation impossible).
  • a decrease in yield due to a vertical step of a gate which is a problem in the manufacture of a semiconductor device, is suppressed.
  • one planarization of the interlayer insulating film can be easily performed.
  • a step between the element region and the active region is covered by the source / drain regions, light is not reflected at the step and the lithography is facilitated.
  • FIG. 6A is a cross-sectional view of the DTMOS corresponding to FIG. 2 in the first embodiment.
  • FIG. 6A (or FIG. 7) is a vertical sectional view taken along a direction perpendicular to the longitudinal direction of the gate electrode according to the second embodiment of the present invention.
  • a top view of a DTMOS using a bulk silicon substrate is shown in FIG. 6B, and is not particularly different from the first embodiment (see FIG. 1).
  • 200 is a semiconductor substrate
  • 201 is an element isolation region
  • 202 is an active region
  • 203 is a shallow well region of the opposite conductivity type to the source and drain regions
  • 204 is a deep well region of the same conductivity type as the source and drain regions
  • 205 is a gate oxide film
  • 205 is a gate oxide film
  • 6 is a gate electrode
  • 207 is a gate electrode sidewall insulating film
  • 208 is a source / drain region
  • 209 is an interlayer insulating film
  • 210 is a gate electrode 206 and a shallow well region 2
  • a contact region connecting 0 3 a contact region 2 11 connecting the source / drain region 208 and the upper wiring (not shown), and a channel region 2 1 2.
  • the surface of the source / drain region 208 has a curved shape in a vertical cross section when cut perpendicular to the longitudinal direction of the gate electrode 206. It is characterized by being. Therefore, as compared with the first embodiment, it is possible to further increase the surface area of the source / drain region 208 with respect to the occupied area of the source / drain region 208, and it is possible to increase the contact contact area. Become. Specifically, when the element of this embodiment is formed by the method of the third embodiment or the fourth embodiment described later, the shape becomes as shown in FIG. 6A.
  • the source / drain region is formed by etching back the polycrystalline silicon serving as the source / drain region and stacking it above the channel region.
  • the shallow p-type region 203 corresponds to the body in the SOI substrate.
  • the deep well region 204 is provided to isolate the shallow well region 203 of each element from each other. Therefore, it is necessary to form the element isolation region 201 deeper than the shallow well region 203.
  • the gate electrode 206 is connected to the shallow well region 203 and the contact region 210 as in the first embodiment (see FIG. 6B).
  • the junction area between the source / drain region 208 and the shallow well region 203 in FIG. 6A can be minimized.
  • the present inventors have compared with the invention described in Japanese Patent Application Laid-Open No. H10-22462 previously invented, and as described in the means for solving the problems, the use of Dyna It becomes possible to make the junction capacitance of the source / drain regions of the transistor having a low threshold voltage extremely small.
  • the distance j from the gate electrode 206 to the element isolation region 201 in the direction perpendicular to the longitudinal direction of the transistor gate electrode (gate length direction) in the conventional DTMOS transistor DTMOS is 2. 5L to 3L (L is the gate length and usually the minimum processing size).
  • the DTMOS structure of the present invention can be reduced to a value close to the value obtained by adding the gate electrode side wall insulating film thickness to the alignment margin in one photolithography process. Specifically, it can be reduced to about 2Z3L.
  • 1Z3L is an alignment margin
  • a part of the remaining 1Z3L is a gate electrode side wall insulating film thickness.
  • the junction area of the source / drain region 208 is a value obtained by integrating this value with the width W of the transistor. Therefore, when the same W is compared, the junction area becomes 4Z15 to 2Z9.
  • the surface component of the junction capacitance can be reduced accordingly from 4/15 to 2Z9.
  • a donor for forming a source / drain region or an impurity ion species serving as an impurity is implanted only into a region which is stacked higher than a channel region, and solid-state diffusion into the semiconductor substrate is performed therefrom. It is possible to form a junction with a very shallow depth, making it possible to reduce the perimeter component of the capacitance, and the short channel effect when miniaturized.
  • FIGS. 8 to 17A are process plan views of the third embodiment of the present invention.
  • FIGS. 8 to 17B are vertical cross-sectional views taken along the line AA ′ of FIGS. 8 to 17 illustrating the third embodiment.
  • You. 14C is a vertical cross-sectional view taken along line BB ′ of FIG. 14A to FIG. 17 for explaining the third embodiment.
  • the present embodiment is implemented by a process employing a self-aligned silicide film formed in the gate electrode, source region, and drain region (salicide process).
  • FIG. 18 is a vertical sectional view when the third embodiment is cut perpendicular to the longitudinal direction of the gate electrode, and the scale of each region is indicated by a symbol.
  • FIG. 19 is a diagram for explaining how a failure occurs when forming source and drain regions in the third embodiment.
  • 20A and 20B are plan views of the third embodiment.
  • FIGS. 21A, 21B and 21C are diagrams for explaining impurity diffusion for forming source / drain regions according to the third embodiment.
  • FIG. 22 is a vertical sectional view taken along line C-C 'in FIG.
  • FIG. 23A is a plan view showing a positional relationship between a gate electrode, an active region, and a contact hole in a conventional example.
  • FIG. 23B is a plan view showing the positional relationship among the gate electrode, the active region, and the contact hole in the third embodiment of the present invention.
  • an element isolation region 302 is formed on a semiconductor substrate 301 by a known method.
  • an element isolation region 302 is formed by forming a groove having a depth of 400 to 700 and embedding an oxide film in the groove using STI (Shallow ow Trench I soion). Has formed.
  • STI Shallow ow Trench I soion
  • device isolation is not limited to this method. It is sufficient if a plurality of shallow well regions can be separated for each element.
  • a deep jewel region 303 and a shallow jewel region 304 are formed.
  • phosphorus is used at an energy of about 250 KeV to 35 OKe V and 5 ⁇ 10 12 to 5 ⁇ 10 13 About Zcm 2 was injected.
  • boron was implanted at an energy of about 17 OKe V to 23 OKe V—about 5 ⁇ 10 12 to 5 ⁇ 10 13 cm 2 .
  • boron is At an energy of about V to 90 KeV, about 1 ⁇ 10 12 to 1 ⁇ 10 14 cm 2 was injected.
  • R was implanted at an energy of about 1001: 6 ⁇ -20 OKeV and about 1 ⁇ 10 12 to about 1 ⁇ 10 14 cm 2 .
  • the formation of each well region is not limited to this implantation condition. Basically, if the element isolation depth is T d , the shallow depth is S Wxj , and the deep depth is D Wxj , the relationship between S wxj ⁇ T d and D Wxj must be established. ⁇ .
  • an insulating film 307 (in this embodiment, a silicon oxide film) is formed on the gate oxide film 305, the gate electrode 306, and the gate electrode by an ordinary method.
  • the minimum processing dimension is defined as F
  • the width of the gate electrode 303 ⁇ 46 that is, the transistor gate length
  • the distance a from the gate electrode 306 to the element isolation region 302 is, in this embodiment, the thickness of the gate electrode side wall insulating film b, and the distance when the gate electrode 306 is aligned with the element isolation region.
  • a gate electrode side wall insulating film 308 is formed.
  • 306 was resized to form a resist extraction region, and the silicon nitride film was etched back using this resist as a mask.
  • a gate electrode side wall insulating film 308 is formed, and a silicon nitride film 309 is also formed on the element isolation region.
  • the gate electrode side wall insulating film 308 of this embodiment is formed of a silicon nitride film, it may be, for example, a two-layer film of a silicon oxide film and a silicon oxide film.
  • a polycrystalline silicon film 310 is deposited over the entire surface by a chemical vapor deposition method (CVD method).
  • the polycrystalline silicon film 310 needs to be subjected to anisotropic etching back in the next step and to be left in the shape of a sidewall on the side wall of the gate electrode. Need to be processed. If they do not overlap, that is, if a is large, the silicon substrate will be dug during anisotropic etching as shown in FIG. In such a case, the silicon substrate is damaged, the junction leakage current increases, and the junction becomes deep, so that the short channel effect deteriorates.
  • CVD method chemical vapor deposition method
  • the width d of the sidewall is determined by the step of the gate electrode 306 (the height including the insulating film 307 on the gate electrode 306) and the deposition film of the polycrystalline silicon film 310. Determined by thickness.
  • the thickness of the deposited polycrystalline silicon film was set at 400 nm to 500 nm.
  • the pre-evacuation chamber and the nitrogen purge chamber always kept at a dew point of 100, and a low-pressure CVD (LPCVD) apparatus equipped with a deposition furnace, were used to deposit polycrystalline deposited on the active region surface of the semiconductor substrate. It has become possible to deposit a polycrystalline silicon film without growing a native oxide film at the silicon film interface.
  • LPCVD low-pressure CVD
  • the polycrystalline silicon film immediately before depositing the polycrystalline silicon film, it is washed with a hydrofluoric acid-based solution to remove the natural oxide film, and then transported to a preliminary vacuum exhaust chamber.
  • a hydrofluoric acid-based solution to remove the natural oxide film
  • the atmosphere is replaced with a nitrogen atmosphere and transferred to a nitrogen purge chamber whose dew point is always kept at 110.
  • the role of the nitrogen purge chamber is to completely remove water molecules adsorbed on the wafer surface by nitrogen purge.
  • Our experiments have shown that water molecules adsorbed on the wafer surface cannot be removed in a vacuum and can be completely removed by a nitrogen purge. In ordinary LPCVD equipment, such unremoved water molecules are transported to the deposition furnace while adsorbed on the wafer surface.
  • Normal polycrystalline silicon film deposition is performed at a temperature of about 550 ° C to about 700 ° C. Therefore, the oxygen component of the adsorbed water molecules reacts with the silicon wafer when the wafer is transported to a high-temperature deposition furnace.
  • a native oxide film is formed on the silicon wafer surface before the polycrystalline silicon film is deposited.
  • a native oxide film is formed at the interface between the active region surface of the semiconductor substrate and the deposited polycrystalline silicon film.
  • the conveyed water is transferred to the deposition furnace. It is possible to deposit a polycrystalline silicon film without forming a native oxide film.
  • the polycrystalline silicon film 310 is etched back. Etching back was performed using a helicon-type RI ⁇ device with a mixed gas of chlorine and oxygen under a pressure of 0.3 pa. At that time, an overetch of 10% to 30% was performed using an end point detection device (EPD). At this time, the polycrystalline polysilicon is etched until the upper insulating film 307 of the gate electrode 306 is exposed.
  • EPD end point detection device
  • the insulating film 307 of the gate electrode 303 is removed.
  • the removal of the insulating film 307 on the gate electrode 306 is performed using a hydrofluoric acid-based solution because a silicon oxide film is formed in this embodiment. Since the wafer surface is covered with the crystalline silicon film 310, the gate electrode side wall insulating film 308, and the silicon nitride film 309, only the insulating film 307 on the gate electrode 306 is removed. It is possible to do. If only the polycrystalline silicon etching pack was performed in the previous step, as shown in FIG. 2OA, the polycrystalline silicon film 3 was formed around the gate electrode 106 through the gate electrode side wall insulating film 108. 10 is formed.
  • the source and the drain are connected. Therefore, in order to use the polycrystalline silicon film 310 as the stacked source / drain region 311, as shown in FIG. It is necessary to separate the source and drain regions 311 by removing the polycrystalline silicon. Therefore, the region where the polycrystalline silicon is not removed is covered with a mask and dry-etched to form a contact with the region separating the source / drain regions 311 and the region of a part of the gate electrode 303 where the contact is formed. Crystalline silicon was removed. The etching conditions for part of the gate electrode 310 and the polycrystalline silicon film 311 are slightly sized to ensure separation even when the side wall of the gate electrode is not perpendicular to the substrate surface. The etching was performed under conditions that allowed etching. Specifically, etching was carried out using a helicon-type RIE device under a pressure of 0.4 pa using a mixed gas of hydrogen bromide and oxygen.
  • the contact lithography process for connecting the gate electrode 106 and the shallow p-type region 304 is also performed by simultaneously etching a part of the gate electrode 106 during the etching process for separating the source and drain regions. There is no need to do it again.
  • the gate oxide film 305 in the contact region for connecting the gate electrode 306 with the shallow well region 304 is removed after removing a part of the polycrystalline silicon film 311.
  • the gate oxide film 305 may be removed after the following ion implantation step and activation annealing. '
  • impurity ions are implanted for forming the source / drain regions 311.
  • the doping of the gate electrode 310 and the doping of the source and drain regions 311 are performed simultaneously.
  • an impurity of the opposite conductivity type to that of the ions implanted into the source and drain regions 311 is implanted into the contact region 313 for connecting the gate electrode 303 with the shallow gate region 304. .
  • the gate electrode 3 of the p-channel transistor is formed.
  • donor impurities are implanted into the contact region to short-circuit the n-type conductivity type shallow p-type region 304 and the n-type conductivity shallow region.
  • the surface of the shallow well region 304 is usually set to a low impurity concentration (about 5 ⁇ 10 16 to 5 ⁇ 10 18 cm 3 ) in order to determine the threshold value of the device. I have.
  • the contact When forming a contact in this region, for example, metal wiring and, in order to connect the silicide and the low density region as in this embodiment, the contact ⁇ Mino impurity concentration of high concentration (1 0 2 Q Zcm 3 or more). For this reason, ion implantation for contact connection is indispensable. If a contact is made with a metal or metal silicide in a low-concentration region, a Schottky connection will be made and not an ohmic connection.
  • the thickness F (see FIG. 18) of the polycrystalline silicon film serving as the gate electrode in the specific embodiment is 200 nm to 250 nm, and the maximum height g near the gate electrode 303 in the stacked region is 200 nm. Shaped from nm to 300 nm. Therefore, I O emissions injection, for the n-channel transistor, Note penetration by 1 X 10 i 5 ⁇ l X 10 16 Z c ⁇ 2 dose of about an energy of approximately 80 k eV phosphorus ions from 20 ke V did. For the ⁇ -channel transistor, boron ions were implanted at an energy of about 10 keV to about 4 keV and at a dose of about 1 ⁇ 10 1 S to 1 ⁇ 10 1 ⁇ cm 2 .
  • CMOS complementary metal-oxide-semiconductor
  • heat treatment at a temperature of about 800 to 950, at a temperature of about 100 to 120 minutes, or at a temperature of about 950 to 110, A rapid heating process is performed for about 0 to 60 seconds to activate the implanted impurities and diffuse them to the silicon substrate.
  • the gate electrode 303 As a guide for heat treatment, it is necessary to thermally diffuse the gate electrode 303 to such an extent that the source / drain regions 311 do not offset. Specifically, it is necessary to diffuse impurities in the lateral direction by the thickness of the gate electrode side wall insulating film 308. In order to improve the performance of the transistor (the short-channel effect is less likely to occur and the drive current is larger), the junction should be made as shallow as possible, and the source and drain should not be offset from the gate electrode 106. The region 3 1 1 needs to be formed.
  • Fig. 21 shows the diffusion. From the point A in FIG. 21A, impurities were diffused to such an extent that the source / drain region 311 was offset laterally with respect to the gate electrode 306 as shown in FIG. 21C. In such a case, the drive current of the device is significantly reduced. Therefore, ideally, it is desirable to set the impurity diffusion state as shown in Fig. 21B. Specifically, it is preferable that the junction 1 depth of the source / drain region near the gate electrode is about 0.8 times or more the gate electrode side wall insulating film thickness of 108.
  • the thickness is set to 0.05 m as described above.
  • FIGS. Fig. 39 shows the N-channel transistor implanted with phosphorus ions as impurities for forming source and drain regions at 5 X 10 15 cm- 2 at an implantation energy of 5 OK eV.
  • phosphorus ions as impurities for forming source and drain regions at 5 X 10 15 cm- 2 at an implantation energy of 5 OK eV.
  • At 800 it is 120 minutes in a nitrogen atmosphere, at 850, it is 30 minutes in a nitrogen atmosphere, 900,000C It is 10 minutes in a nitrogen atmosphere, 85,000 oxygen atmosphere This is an example of 30 minutes in the air.
  • Figure 40 relates to N-channel transistors, as an impurity for the source 'drain regions, after the phosphorus ions 5 X 1 0 15 cm one 2 and 1 X 10 16 cm- 2 implanted at an implantation energy of 50 Ke V, This is an example in which 10 seconds were performed in a 1050 nitrogen atmosphere as a rapid heating process.
  • P relates channel transistor, as an impurity for the source 'drain region formation, the boron ions 1 5 at an implantation energy of Ke V 5 X 10 15 cm one 2 injected as a heat treatment condition, respectively 800 ° C nitrogen
  • FIG. 42 shows a P-channel transistor after implanting boron ions as impurities for forming source / drain regions at 5 ⁇ 10 15 cm ⁇ 2 and 1 ⁇ 10 16 cm ⁇ 2 at an implantation energy of 15 KeV. This is an example in which a rapid heating treatment 1050 is performed in a nitrogen atmosphere for 10 seconds.
  • the heat treatment condition is 850 for about 30 minutes in a nitrogen atmosphere. From 900 "C in a nitrogen atmosphere for about 10 minutes.
  • the present invention is not limited to this condition.
  • c is a positioning margin between the gate electrode and the element isolation region and is not shown.
  • the thickness f of the gate polycrystalline silicon film and the maximum height g near the gate electrode vary according to the values of a, b, c, and d, and are not limited to the values of the present embodiment. Absent. Depending on these values of a, b, c, d, f, g, ion implantation species, implantation energy, dose, heat treatment The conditions have optimal conditions according to the values of a, b, c, d, f, and g. It is necessary to pay attention to the ion implantation and heat treatment conditions. In this embodiment, the doping to the gate electrode and the formation of the source / drain regions are performed by simultaneous implantation.
  • the performance of the above-mentioned drainage is satisfied. Is difficult to occur, and the drive current is increased). Since the parameters are intertwined in this way, it seems that it is difficult to find very optimal conditions.
  • the diffusion coefficient of the stacked layer is compared to the diffusion coefficient in the silicon substrate (single-crystal silicon). This embodiment succeeds in making the margin of the process condition very large by setting it large.
  • the superiority over the case where the stacked diffusion layer is formed of an epitaxial silicon film will be described.
  • the height of the gate electrode, the height of the stacked region, the thickness of the gate electrode sidewall insulating film, etc. Ion implantation, heat treatment conditions, etc. will change.
  • the diffusion coefficient of impurities can be increased to about 100 to 100 times as compared with an epitaxial silicon single crystal (The diffusion coefficient increases as the grain size decreases, depending on the grain size of the polycrystalline silicon film.) In other words, a large margin for ion implantation and heat treatment conditions can be obtained.
  • the diffusion coefficient between the gate polycrystalline silicon film and the stacked layer is significantly different, and the above-described gate electrode is depleted near the gate insulating film, and After satisfying conditions to prevent impurities from penetrating into the channel region, It is virtually impossible to set conditions that improve the performance of the transistor (the short-channel effect is unlikely to occur and the drive current increases).
  • the diffusion of impurities in the gate polycrystalline silicon film is very easy to diffuse compared to the diffusion in the stacked layer (epitaxial single crystal silicon layer) and the semiconductor single crystal substrate, so that the transistor does not offset. If it is diffused under such conditions, boron penetrates into the gate oxide film, and if it is diffused under such conditions that boron does not penetrate, it becomes an offset transistor.
  • the p-channel transistor becomes a buried-channel transistor.
  • the impurity is diffused from the polycrystalline silicon film into the single-crystal silicon (semiconductor substrate) by thermal diffusion, and the source-drain region is formed.
  • impurities diffuse instantaneously from the surface of the active region of the semiconductor substrate to the interface between the deposited polycrystalline silicon film due to the difference in diffusion coefficient, and the diffusion from the interface into the silicon substrate has a diffusion coefficient of Diffusion is slow because of its small size, which alleviates variations in the height of the stacked layer and variations in implanted ions (R p) during impurity ion implantation.
  • R p implanted ions
  • the refractory metal silicide film 3 14 is formed on the source / drain region 311 and the gate electrode 310 by the well-known salicide process. And at the same time, the gate electrode 306 and the shallow well region 304 are electrically connected via the refractory metal silicide film 314.
  • titanium metal is used as the high melting point metal film.
  • the present invention is not limited to this. Other high melting point metals such as cobalt, nickel, platinum and the like may be used.
  • the salicide can be realized in all of the source and drain regions 311 and the upper portion of the gate electrode 303, so that the merits of salicide can be maximized.
  • a general salicide step without any additional steps it is possible to simultaneously connect the gate electrode 306 and the shallow gate region 304.
  • a high-concentration n-type gate electrode 310 ⁇ a high-melting-point metal silicide film 3 14 a high-concentration p-type diffusion layer contact region 3 13 ⁇ a low-concentration p-type Are connected in the order of the shallow gate region 304.
  • the p-channel transistor the reverse is true.
  • the high-concentration p-type gate electrode 3 06-high-melting-point metal silicide film 3 14 ⁇ high-concentration n-type diffusion layer contact region 3 13 ⁇ low-concentration n They are connected in the order of the shallow die regions 304.
  • the high-concentration p-type gate electrode 306, the low-concentration n-type shallow gate region 304, and the high-concentration n-type gate electrode 3 can be added without any additional steps.
  • the ohmic connection of p-type shallow gall region 304 with low concentration of 06 is possible.
  • This uses the property that the silicide film grows in the lateral direction when the refractory metal reacts with silicon when forming the refractory metal silicide film.
  • the gate oxide film 305 is extremely thin, so that the silicide film 314 in the contact region 313 and the silicide film 314 on the side wall of the gate electrode are in the horizontal direction. It leads to growth.
  • a contact hole 316 is opened at a desired position in the interlayer insulating film.
  • the wiring step may be performed by a known method.
  • the contact hole 3 16 only needs to partially cover the source / drain region 3 11, and such a structure makes it possible to dramatically reduce the occupied area of the element. .
  • the source / drain regions 3 11 1 are formed to be stacked above the channel region capable of increasing the surface area with respect to the occupied area, a part of the contact holes 3 16 is formed. It is possible to obtain a large contact area just by being applied to the source / drain region 311. This has the effect of preventing an increase in contact resistance while reducing the junction occupation area of the source / drain region 311. .
  • the gate length of the conventional transistor element is L (generally, the gate length L is formed with the minimum processing size) and the gate width is W
  • the margin is about 2.5 L to 3 L (the width o of the contact opening diameter, an alignment magazine for preventing the contact and the gate electrode from short-circuiting, and an alignment magazine for preventing the contact from contacting the element isolation area. (The width of the gin q).
  • the DTMOS of the present embodiment as shown in FIG.
  • (23LX2 + L) XW, that is, 7Z3LW, and the active region per element can be reduced to about 718 to 1Z3.
  • the junction parasitic capacitance can be reduced to about 4 to 15 to 2Z9.
  • the LSI is subject to restrictions such as wiring pitch and contact pitch, so the final chip area of the LSI is affected by these designs, and the chip area itself is not about 15 .
  • FIGS. 24A to 29A are step-by-step plan views of a fourth embodiment of the present invention.
  • B of FIGS. 24 to 29 is a vertical sectional view taken along line AA ′ of A of FIGS. 24 to 29 of the fourth embodiment.
  • C of FIGS. 24 to 29 is a vertical cross-sectional view taken along line BB ′ of A of FIGS. 24 to 29 of the fourth embodiment.
  • the present embodiment is implemented by a process in which the gate electrode is made of a refractory metal metal and a polycrystalline silicon film.
  • a semiconductor substrate 401 has an element isolation region 402, a deep channel region 403, a shallow gate region 404, and a gate oxide.
  • a polycrystalline silicon film 406 is deposited, and a contact hole is formed by using the resist 407 as a mask in a region where the gate electrode and the shallow well region 404 are in contact. 8 opened, shallow Ueru region 4 0 4 the same conductivity type impurity ions are implanted to form a 1 X 1 0 2 Q Roh cm 3 or more high-concentration diffusion layer region 4 0 9.
  • an impurity is ion-implanted into a region of the polycrystalline silicon film 406 to be a gate electrode to form an impurity diffusion layer region 410.
  • phosphorus ions are implanted into the n-channel transistor and boron ions are implanted into the p-channel transistor.
  • boron ions are implanted into the p-channel transistor.
  • both the n-conductivity type and the p-conductivity type need to be implanted into the polycrystalline silicon film in the region serving as the gate electrode.
  • the same conductivity type impurity ions are implanted, performed a step of forming a 1 X 1 0 2 Q Z cm 3 or more high-concentration diffusion layer region 4 0 9, upon injection into the gate electrode May be.
  • the conductivity type of the gate and the conductivity type of the shallow well 404 are different types, so that the impurity implantation into the polycrystalline silicon film in the region serving as the n-channel gate is performed.
  • contact injection for p-channel Sometimes, when implanting impurities into the polycrystalline silicon film in the region to be the p-channel gate, it is necessary to simultaneously implant the ⁇ ⁇ ⁇ ⁇ ⁇ channel contact.
  • a titanium nitride film 411, a tungsten metal 412, and an insulating film (in this embodiment, whether a silicon nitride film is deposited, (An insulating film such as a silicon oxide film may be used.) 413 is sequentially deposited.
  • the titanium nitride film 411 is for preventing the polycrystalline silicon film 406 and the tungsten metal 412 from reacting by a subsequent heat treatment (a tungsten silicide film is formed when the reaction is performed, and the resistance is increased). Further, a tungsten nitride film or the like may be used instead of the titanium nitride film.
  • any conductive film may be used as long as it prevents the reaction between the polycrystalline silicon film 406 and the stainless steel 412. As shown in FIG. 26C, the high-concentration diffusion region 409 and the conductive titanium nitride film 411 are connected at the contact portion.
  • the silicon nitride film 413, the tungsten metal 412, the titanium nitride film 411, and the polycrystalline silicon film 406 are sequentially etched to form the gate electrode 414, and then the gate electrode side wall insulating film 415 is formed.
  • the gate electrode side wall insulating film 415 is formed of a silicon nitride film, but may be a two-layer film of a silicon oxide film and a silicon nitride film.
  • the total step including the gate electrode and the insulating film thereon may be about 200 to 300 nm.
  • a polycrystalline silicon film 416 is deposited by a chemical vapor deposition method (CVD method). In the present embodiment, about 300 to 40 Onm was deposited. Then, the polycrystalline silicon film is etched and packed. The etching back conditions are the same as in the third embodiment. Also, as in the third embodiment, If only etching back is performed, a polycrystalline silicon film is formed around the gate electrode via the gate electrode side wall insulating film 415. Therefore, it is necessary to separate the source and drain regions in order to use the polycrystalline silicon film as the source and drain regions.
  • CVD method chemical vapor deposition method
  • a refractory metal silicide film 417 is selectively formed on the source / drain regions by a well-known salicide process.
  • titanium metal is used as the high melting point metal film.
  • the present invention is not limited to this, and other high melting point metals such as cobalt, nickel, platinum and the like may be used.
  • the gate electrode is formed of tungsten metal having a lower resistance than the metal silicide film. Since a silicon oxide film or a silicon oxide film exists on the gate electrode, only the source region and the drain region are silicide. Be transformed into Thus, the structure of the semiconductor device shown in FIG. 28 is obtained.
  • a contact hole 419 is opened at a desired position in the interlayer insulating film. .
  • the wiring step may be performed by a known method.
  • the contact hole 419 only needs to partially cover the source / drain region 416 A. With such a structure, the area occupied by the element can be dramatically reduced. Noh.
  • the silicon nitride film 413 exists above the gate electrode, the degree of freedom of the position where the contact hole 419 is formed is increased. Even if a contact hole is formed in the gate electrode 41 OA, the source / drain There is no short circuit between the region 4 16 A and the gate electrode 41 OA via the contact hole 4 19. For this reason, it is not necessary to provide a margin (including an alignment magazine) between the contact hole 419 and the gate electrode 41OA to prevent a short.
  • the silicon oxide film 413 on the gate electrode 41 OA and the gate electrode sidewall insulating film 415 are silicon nitride films
  • the interlayer insulating film 418 is a silicon nitride film containing boron and phosphorus.
  • the contact etching is performed using a fluorocarbon gas
  • the etching selectivity of the silicon nitride film and the silicide glass film containing boron and phosphorus is 1:10 to 10: 1. It becomes possible to make it 0 or more.
  • the gate electrode 410A By performing etching at the time of opening the contact under the above conditions, the gate electrode 410A can be prevented from being exposed.-
  • the contact etching having the above-described selectivity can be performed by using the element separation region 402 and the interlayer insulating film.
  • the relationship of 4 1 8 holds.
  • the contact hole is partially in contact with the element isolation region 402, but if the insulating film material forming the interlayer insulating film 418 and the element isolation region If there is no difference in the etching rate for the contact etching of the insulating film material constituting 402, a hole will be formed in the element isolation region 402 during the contact etching.
  • the surface of the insulating film constituting the element isolation region 402 is etched and selected with respect to the interlayer insulating film 418 such as a silicon nitride film as in the third embodiment. What is necessary is just to consist of materials which have a ratio.
  • the grain size of the stacked layer made of the polycrystalline silicon film in the third and fourth embodiments described above was 10 times smaller than the area occupied by the source and drain regions 4 16 A. Desirably smaller.
  • the process margin (margin of impurity ion implantation conditions for the source and drain, heat treatment conditions, etc.) is increased so that the transistor element characteristics are not varied.
  • the diffusion coefficient of the stacked layer made of the polycrystalline silicon film with respect to the silicon substrate is preferably at least twice as large (preferably at least 10 times as large as the diffusion coefficient in the silicon single crystal). Considering the diffusion of impurities in a polycrystalline silicon film, the more grains boundary (grain boundaries) in the film, the more the diffusion is promoted.
  • the grain size needs to be sufficiently reduced with respect to the area occupied by the source and drain regions 4 16 A.
  • the above-mentioned gate-element separation margin is designed to be about 0.16 tm, so that the grain size of the polycrystalline silicon film is preferably It is desirable that the thickness be 50 nm or less. It is even better if the grains are columnar crystals. In the case of columnar crystals, the downward diffusion becomes very fast.
  • a polycrystalline silicon film is used as a material for forming the source / drain regions 4 16 A that have been stacked.
  • a silicon germanium film (polycrystal) or the like may be used.
  • the silicon, silicon germanide (S i x G e y) film in an amorphous single-layer film may be a two-layer film of Amoru 7 ⁇ Graphics and polycrystalline.
  • silicon germanium When silicon germanium is used, the activation rate of impurities is improved compared to silicon.
  • the structure of the present embodiment can be applied as it is even if another substrate material such as a SiC substrate or a sapphire substrate is used.
  • the semiconductor device of this embodiment is an MIS type semiconductor device formed on a semiconductor substrate roughly divided into an element isolation region and an active region.
  • the direction perpendicular to the longitudinal direction of the gate electrode (gate length direction) along The width from the gate electrode to the isolation region is defined as a (see Figure 18).
  • the gate electrode closest to the element isolation region along the vertical direction (gate length direction) with respect to the gate electrode longitudinal direction starts the device operation.
  • the width up to the separation region is defined as a.
  • a step of forming an element isolation region on a silicon substrate with a material resistant to silicon etching A step of sequentially forming an electrode and a gate sidewall insulating film; a step of depositing a polycrystalline silicon film having a thickness larger than the value of the width a; and performing anisotropic etching until the polycrystalline silicon film on the gate electrode is eliminated.
  • the source / drain regions have a shape formed by performing the steps.
  • the semiconductor device of this embodiment has a different shape from the first to fourth examples.
  • a> d is defined.However, regarding the distance t between the gate electrode 106 and the adjacent gate electrode, and the width d of the sidewall, Did not mention. Obviously, if the film is formed by the method of the third and fourth embodiments, if the distance t between the gate electrodes becomes 2 d, which is t, the film thickness gradually increases toward the gate electrode 106. Source / drain regions 3 1 1 are not formed in shape.
  • the polycrystalline silicon film is embedded between the gate electrodes 506. State.
  • FIG. 3 Since OA is an example of an SOI substrate, a silicon oxide film exists immediately below the source / drain regions 5 1 1, so that the body regions 5 0 4 A of the two transistors have a common source / drain It is separated by the region 5 1 1 and does not short circuit. However, an element isolation region is provided between each active region having no source and drain regions 5111, that is, between each region forming a contact between the gate electrode 506 and the body region 504A. It is necessary to provide. In this case, as shown in Fig. 30B The source / drain regions 511 of the adjacent transistors are common.
  • the present invention it is possible to achieve a reduction in the resistance of the source and drain regions, which is a major problem in dynamic threshold transistors using an SOI substrate. Also, the occupied area can be significantly reduced. Furthermore, in a dynamic threshold transistor using a bulk substrate, the area occupied by the source-drain region is reduced, the parasitic resistance of the source-drain region is reduced, and Increase of junction capacitance, which is a major issue, in dynamic threshold transistors using IGBTs (compared to ordinary MOS FETs without dynamic thresholds, when the junction area is the same, DTMOS with dynamic thresholds is used.) In this case, the short-circuit between the gate electrode and the shallow well region causes the junction parasitic capacitance to increase about three times or more), but to about 2Z15 to 2Z9.
  • the area occupied by the device can be reduced irrespective of the size of the contact.
  • the junction area between the drain region and the opposite-conductivity-type well region can be reduced without sacrificing the contact resistance, so that the junction capacitance is effectively reduced.
  • the occupied area can be reduced, the parasitic capacitance (junction capacitance) can be reduced, and the parasitic resistance can be reduced without sacrificing the contact resistance.
  • the circuit speed is proportional to the transistor drive current and inversely proportional to the load capacity in the CMO SLSI.
  • the ratio of the region having a high resistance to the current flow path is very small, and the parasitic resistance of the source / drain region is reduced as compared with a normal structure. Furthermore, the path of current flow increases from the source / drain regions near the channel region as it approaches the contact, and this effect greatly reduces the parasitic resistance. Due to these effects, the current drive capability of the device is increased, and the transconductance is improved. Further, according to the present invention, it is possible to easily form the junction depth of the source / drain impurity diffusion layer region shallower than the channel region of the transistor. This operation has an effect that the short channel effect can be effectively prevented.
  • the above-described shallow junction can be realized without using the epitaxial growth technology, and the short channel effect can be suppressed. Further, diffusion control is easier than in the epitaxial growth technology, and there is an effect that the variation of the element is reduced. In addition, since the active region is not exposed after the formation of the source and drain regions, there is an effect that no damage is caused during etching or ion implantation.
  • the depth of the source / drain regions located in the region below the channel region is less likely to be affected by the variation in the height of the stacked region, and the shallow junction can be formed with good control.
  • the present structure has an effect of suppressing a decrease in yield due to a vertical step of a gate, which is a problem when manufacturing a semiconductor device.
  • the interlayer insulating film can be easily flattened.
  • the contact rate in the self-aligned contact (SAC) process will increase the etching rate at the gate vertical step in the etch stopper layer, leading to contact failure.
  • SAC self-aligned contact
  • the stacked source / drain regions as in the present invention can be easily formed by setting the etching amount so that the polycrystalline silicon film on the gate electrode is eliminated.
  • the silicon substrate is not exposed.
  • the silicon substrate is not damaged by anisotropic etching back.
  • the edge of the stacked layer on the side wall of the gate electrode formed by anisotropic etching must be A structure is formed that extends over the element isolation region formed of a resistant material.
  • the salicide process on the source, drain, and gate electrodes automatically connects the gate electrode to the body or the shallow p-well region, thereby simplifying the process. There is.
  • a gate electrode, a body or a shallow well region are formed at the time of etching for separating a polycrystalline silicon film formed by anisotropic etching back into a source region and a drain region. Since the contact etching for making the connection is simultaneously performed, the process can be simplified.
  • the introduction of an impurity that becomes a donor or an acceptor into the source region, the drain region, and the gate electrode is performed simultaneously by an ion implantation process. For this reason, it becomes possible to form a surface channel type element in which the number of ion implantation steps is reduced.
  • the material in which the diffusion coefficient of the impurity in the stacked layer constituting the source / drain regions stacked on the semiconductor substrate is larger than the diffusion coefficient of the impurity in the semiconductor substrate can be used.
  • the ion implantation process of the source and drain regions is performed in the CMOS process, the ion implantation process for connecting the gate electrode and the body or the shallow well region is simultaneously performed. Can be performed, which has the effect of simplifying the process.

Description

明 細 書 半導体装置及びその製造方法 技術分野
本発明は、 スイッチング素子に用いる半導体装置に関し、 特に低電源電圧で駆 動可能であって、 動的しきい値を伴った MI S型半導体装置及びその製造方法に 関する。 背景技術
CMOS回路においては消費電力は電源電圧の 2乗に比例するため、 CMOS 一 LS Iの低消費電力化の実現には電源電圧の低減が有効である。 しかし、 電源 電圧を低減するとトランジスタの駆動力が減少するため、 回路の遅延時間の増大 が問題となる。 この問題は電源電圧が低減されるに伴って大きくなる。 特に電源 電圧がしきい値電圧の 3倍以下になると遅延時間の増大が著しくなることが知ら れている。 これを改善する一つの方法としてしきい値電庄を低減することが考え られるが、 これによるとゲートオフ時のリーク電流の増大が起こるため、 許容で きるオフ時のリーク電流によりしきい値電圧の下限が規定される問題があった。 従来、 この問題を緩和するために、 低電源電圧対応のトランジスタとして、 ト ランジス夕オン時に実効的なしきい値電圧が低下することにより低電圧での高駆 動力を実現するダイナミックしきい値動作トランジスタが 「A Dynamic Threshol d Voltage M0SFET (DTM0S) for Ultra-Low Voltage Operat ion, F. Assaderaghi et al, IEDM94 Ext. Abst. p809j などに提案されている。 従来のダイナミックしきい 値電圧トランジスタの構造を図 34に示す。 図 34は、 USP 5559368、 及び特開平 6— 85262号公報に開示されている S〇 I基板を用いたダイナミ ックしきい値電圧卜ランジス夕の図である。 図 34では NMOSの場合を示して いるが、 極性を逆にすることにより P M〇Sの構成も可能である。
図 3 4 Aは、 従来の S〇 I基板を用いたダイナミックしきい値電圧卜ランジス 夕の断面図を示し、 図 3 4 Bは、 ダイナミックしきい値電圧トランジスタの上面 図を示し、 図 3 4 Cにはゲートとボディーのコンタクト部での断面図を示す。 符 号 1 0 0 0はシリコン基板、 符号 1 0 0 1は埋め込み酸化膜、 符号 1 0 0 2はソ —ス、 符号 1 0 0 3は p型シリコン層、 符号 1 0 0 4はドレイン、 符号 1 0 0 5 はゲート絶縁膜、 符号 1 0 0 6はゲート電極、 符号 1 0 0 7は P型拡散層、 符号 1 0 0 8は金属配線である。
S O I基板を用いており、 オーバーサイズされた金属配線 1 0 0 8を用いてゲ ート電極 1 0 0 6と p型拡散層 1 0 0 7を通して p型シリコン層 1 0 0 3と局所 配線で短絡している。 上記のようなゲート電極 1 0 0 6と p型シリコン層 1 0 0 3が短絡された構造でゲ一トバイアスが印加されると活性領域にゲ一トバイアス と同じ大きさの順方向バイアスが印加される。
ただし、 本構造の場合、 スタンバイ電流を抑制するためにゲートに印加する電 圧は横方向寄生バイポーラトランジスタがオンする電圧付近である 0 . 6 V以下 に制限する。 これによりゲートオフ時には通常卜ランジズ夕と同じバイアス状態 であり、 ゲートオン時にはゲートバイアスが増大するに連れて基板が順方向バイ ァスされることによりしきい値が低下する。 これにより同じチャネル状態の通常 の S O I トランジスタに比べて、 基板バイアスオフ時 （ゲートオフ時） のリーク 電流は同等である。 トランジスタがオンしている時には上記しきい値の減少に伴 つて駆動力の著しい増大が実現される。
しかし、 上記構造は、 S O I基板を用いているため、 ボディーの膜厚 （チヤネ ル領域である P型シリコン層） が非常に薄く （5 0 n m〜 2 0 0 n m) 、 ボディ —が非常に高抵抗となる。 このため、 ゲートとボディーをコンタクトを介して短 絡しょうともコンタクトから離れるに従ってボディ一に電位力伝わりにくく、 C R時定数が大きくなり、 トランジェントな動作を考えたとき（Dynamic Threshold meta卜 Oxide- Silicon FET ) DTMOSFET (以下 DTMOSと称す） とし ての効果が抑制され、 高速で動作できなくなる。
また、 ソース . ドレイン領域の厚さが非常に薄く、 高抵抗となる。 高抵抗化を 避けるためには、 高融点金属を用いたソース · ドレイン領域のサリサイド化 （自 己整合シリサイド化） が有効であるが、 酸化膜上のシリコン膜が非常に薄く、 シ リサイド化が非常に困難となる。 これら、 SO I基板を用いた DTMOSの課題 を解決するために、 本発明者らは、 パルクシリコン基板を用いたダイナミックし きい値動作トランジスタを考案した （特開平 10— 22462号公報） 。 ノ \'リレク シリコン基板を用いたダイナミックしきい値動作トランジスタでは、 図 35に示 すように、 ノ、'ルクシリコン基板 0301に、 深いゥエル 0302と、 上記深いゥ エル領域 0302内に上記深いゥエルよりも浅い、 深いゥエルと逆導電型の浅い ゥエル 0303と、 上記浅いゥエル領域 0303内に上記浅いゥエルと逆導電型 の （つまり深いゥエルと同導電型の） ソース， ドレイン領域 0307を有する Μ OSFETを有しており、 上記 M〇S FETのゲート電極 0306は、 上記浅い ゥエル 0303と電気的に接続されていることを特徵とし、 少なくとも上記浅い ゥエル領域 0303は、 隣接するトランジスタ素子を構成する浅いゥエル領域 0 303' と、 溝型素子分離領域 0304によって、 電気的に分離されていること を特徴とする。 なお、 0305はゲート酸化膜、 0308は層間絶縁膜、 030 9はコンタクト孔である。
この図 35の構造により、 S〇 I基板を用いた DTMOSの課題である、 ボデ ィー抵抗の増大に関しては解決できた。 しかしながら、 パルク基板では、 SO I 基板と異なり、 ソース · ドレイン領域の接合面積が増大し、 これに伴う寄生容量 の増大が発生する。 消費電力 Pは、 電源電圧を V、 寄生容量を含む回路の容量を c、 動作周波数を f としたとき、 P = CXV2X f となる。 つまり、 消費電力を 下げるためには、 電源電圧を下げることも重要であるが、 容量を下げることも重 要となる。 ゲート電極とボディーもしくはゥエル領域を短絡するダイナミックし きい値動作トランジスタと、 ゥエル頜域が一定電位の通常の M〇 S F E Tを比較 すると、 同じソース · ドレイン接合面積とした場合は、 図 35の構造の0丁1^〇 Sの方が寄生容量の点で不利になる。
寄生容量について、 詳しくは図 36、 図 37を用いて説明する。 図 36は、 フ アンアウト 1の通常の CMOSインバー夕の状態変化を示している。 図 37は、 ゲート電極とゥエル領域が短絡されたファンァゥト 1のダイナミックしきい値動 作トランジスタの CMOSインバー夕の状態変化を示している。 図 36、 37の いずれにおいても、 寄生容量の部位に一と +を表示している。 図 36、 37を比 較すると明らかな様に、 単純に考えても接合面積が同じ場合、 図 37のダイナミ ックしきい値動作トランジスタは図 36の通常トランジスタと比較し、 3倍の接 合寄生容量となる。 実際には、 順方向バイアスと、 逆方向バイアスで空乏層の広 がりが異なるため、 単純に 3倍にはならない。 具体的な容量はファンアウト 2の 回路で比較すると、 図 38のようになる。
なお、 図 38A、 Bではゲート長 0. 24 / mのトランジスタで比較したもの である。 ゲート電極から、 素子分離領域までの距離 （ソース ' ドレイン領域の 幅） は、 0. 72 μπιである。 図 38Α、 Βにおいて、
Figure imgf000006_0001
CGは ゲート容量、 CDRはゥエル領域と逆パイァス状態におけるドレイン接合容量、 CDFはゥエル領域と順バイアス状態におけるドレイン接合容量、 Csはソース接 合容量、 C SW/DWは浅いゥエル領域と深いゥエル領域間の容量、 Cdepは反転 したチャネル領域と浅いゥエル間の容量である。 つまり、 通常の MOSトランジ ス夕とバルクー DTMOS (B-DTMOS) とのゲート容量 C。と、 配線容量 Cwは変わらないので、 Cwが 10 f Fの時 （図 38 A参照） にはこれ以外の接 合容量で比較すると通常トランジスタでは、 CDRの 4. 7に対して、 ダイナミ ックしきい値動作トランジスタでは、 CDR + CDF + Cs + Csw/DW+Cdepの容 量が付き、 トータル 28. 5となる。 つまり、 接合寄生容量は、 ファンアウト 2 で約 6倍の容量となる。 この寄生容量の課題は、 SO I基板を用いても生じるも のである。 尚、 図 3 8 Bのように Cwが 1 0 0 f Fと大きい場合には、 C D R + C D F + C s + C s w/DW + C d c pからなる接合寄生容量比がトータル 9 . 2と、 比率 として小さくなる。 微細化がすすむにつれ、 スケーリングできない配線容量の比 率が大きくなり、 接合寄生容量の割合は小さくなるが、 無視できるほどには小さ くない （例えば図 3 8 Bでさえ、 1 0 0 ： 1 0 7 . 8と約 8 %の容量の増大があ る） 。 このため、 接合寄生容量を小さくすることは重要である。 発明の開示
本発明の半導体装置では、 半導体基板と、 前記半導体基板内に形成された素子 分離領域と、 前記素子分離領域間に形成された第 1導電型の半導体層と、 前記第 1導電型の半導体層上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成 されたゲート電極と、 前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜 と、 前記ゲート電極側壁絶縁膜に隣接し、 前記素子分離領域の一部を覆うように、 形成されたソース領域及びドレイン領域となる第 2導電型の半導体層とを， 備え た半導体装置であって、 前記ゲート電極と前記第 1導電型の半導体層とは電気的 'に接続されており、 前記第 2導電型の半導体層は、 前記 1導電型の半導体層よ り上方に存在するように形成され、 前記第 2導電型の半導体層の厚さは素子分離 領域からゲート電極に向かつて漸次大きくなることを特徵とする。
本構造により、 ソース ' ドレイン領域の寄生抵抗が減少する作用がある。 本構 造により、 S O I基板を用いた場合でも、 従来、 非常に困難であったソース · ド レイン領域のシリサイド化が非常に容易になる。 また、 本構造においては、 ソー ス ' ドレイン領域形成のためのドナーもしくは、 ァクセプタとなる不純物イオン 種をチャネル領域よりも積み上げられた第 2導電型の半導体層領域 （正確には注 入した結果第 2導電型となる） にのみ注入し、 そこから基板内に固層拡散させ接 合を形成することが可能なため、 微細化する際の短チャネル効果を効果的に抑制 できる作用がある。 また、 ソース · ドレイン領域の占有面積に対し、 表面積を大 きくすることが可能となるため、 ソース ' ドレイン領域上に上部配線とのコンタ クトを形成する際、 接触面積を大きくし、 占有面積に対して、 コンタクト抵抗を 下げる作用がある。
また、 サリサイド化 （Se l f a l i gned S i l ic i de) を考慮した場合、 占有面積に 対してシリサイド化される表面積が増えるため、 低抵抗化が可能となり、 また、 シリサイド化反応時の問題点である細線効果 （微細配線のシリサイド化において、 反応が阻害され、 シリサイド化が出来なくなる。 ） を緩和する効果がある。 また、 本構造により， ゲートによって生ずる垂直な段差がなくなる。 そのため、 半導体 装置の製造時のゲー卜電極の垂直段差によって生じる様々な問題が解決する。 例 えば、 自己整合コンタクト （Se Al ain Contac t) 等のエッチングの際に生じる 垂直段差部での下地ストッパ層との選択比の低下の問題がなくなり、 容易になる。 また、 ゲ一卜の上の層間絶縁膜の平坦化が容易になる。
また、 ソース - ドレイン領域を形成後には、 活性領域が露出しないため、 エツ チングゃ、 イオン注入時にダメージが入らないというメリツ卜がある。
また、 本発明の半導体装置では、 半導体基板と、 前記半導体基板内に形成され た第 2導電型の深いゥエル領域と、 前記半導体基板内に 成された素子分離領域 と、 前記素子分離領域間で第 2導電型の深いゥエル領域中に形成された第 1導電 型の浅いゥエル領域と、 前記第 1導電型の浅いゥエル領域上に形成されたゲ一ト 絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極の側 壁に形成されたゲート電極側壁絶縁膜と、 前記ゲート電極側壁絶縁膜に隣接し、 前記素子分離領域の一部を覆うように、 形成されたソース領域及びドレイン領域 となる第 2導電型の半導体層とを、 備えた半導体装置であって、 前記ゲート電極 と前記第 1導電型の浅いゥエル領域とは電気的に接続されており、 前記第 2導電 型の半導体層は、 前記第 1導電型の浅いゥエル領域より上方に形成され、 前記第 2導電型の半導体層の厚さは素子分離領域からゲート電極に向かって漸次大きく なることを特徵とする。 本構造により、 バルク基板を用いたダイナミックしきい値動作トランジスタの ソース領域、 ドレイン領域の接合面積を極力小さくすることが可能となる。 具体 的には、 トランジスタゲート電極長手方向に対して垂直方向 （ゲート長方向） に おける、 ゲート電極から、 素子分離領域までの距離を、 従来例の 2 . 5 L〜3 L ( Lは、 ゲート長であり、 通常最小加工寸法） に対して、 2 3 L程度にまで縮 小できる。 このことにより、 面積は、 この値にトランジスタの幅 Wを積算した値 となるため、 同じ Wで比較した場合、 接合面積が、 4 Z 1 5から、 2 Z 9程度に まで縮小することが可能となり、 接合容量の面成分もこれに伴って、 4ノ1 5か ら、 2 Z 9程度にまで縮小することが可能となる。 より、 具体的には、 上述した ように、 本発明では、 ソース， ドレイン領域形成のためのドナーもしくは、 ァク セプ夕となる不純物イオン種をチャネル領域よりも積み上げられた領域にのみ注 入し、 そこから基板内に固層拡散させ接合を形成することが可能なため、 接合深 さを非常に浅く形成することが可能となり、 容量の周囲長成分も小さくすること が可能となる。 また、 ソース， ドレイン領域の寄生抵抗が減少する作用、 短チヤ ネル効果を効果的に抑制できる作用、 ソース ' ドレイン占有面積に対して、 コン タクト抵抗を下げる作用、 シリサイド化反応時の問題点^ある細線効果を緩和す る作用、 ゲートによって生ずる垂直な段差がなくなる事によるメリッ卜があるこ とは、 上述したとおりである。
一実施例では、 前記ソース · ドレイン領域表面と、 上部配線を接続するための コンタクト孔に於いて、 該ソース · ドレイン領域表面に、 少なくとも該コンタク ト孔の一部が存在することを特徴とする。 つまり、 コンタクト孔の開口径が、 ゲ —ト電極長手方向に対して、 垂直に切断したときの断面におけるゲートの端から、 素子分離領域までの活性領域の幅よりも大きくてもよいため、 コンタクト開口径 を大きくすることが可能となり、 コンタクト孔の形成が容易となる。 従来のコン タクト孔は、 ソース . ドレイン領域表面上にコンタクト孔を設ける必要があった。 このため、 該ソース · ドレイン領域の幅よりも開口径の小さいコンタクトを設け る必要があり、 コンタクト孔を開口するための、 加工が困難であった。
さらに、 このデバイス構造でもゲート電極長手方向の寸法が垂直方向の寸法に 対して長いコンタクトをもうけることで、 十分なコンタクト面積を確保できる。
一実施例では、 前記ソース領域及び Zまたはドレイン領域と電気的に接続する 上部配線を形成するためのコンタクト孔を有する半導体装置において、 前記ゲー ト電極の長手方向に対して垂直断面で前記コンタクト孔の開口部の幅は、 前記ゲ ート電極の端から前記素子分離領域までの間隔よりも大きいことを特徴とする。 このため、 ソース · ドレイン面積を大きくすることなく、 コンタクト孔を大きく 設けることが可能となり、 コンタクト孔形成の容易性と、 ソース ' ドレイン接合 面積に依存する接合容量の低減を両立させることが可能となる。
一実施例では、 前記ゲート電極長手方向に対する垂直方向に関して、 前記ゲー ト電極の端から前記素子分離領域までの間隔は、 前記ゲート電極の幅よりも、 小 さいことを特徴とする。 このため、 素子の占有面積が非常に小さくなると共に、 ソース ' ドレインの接合寄生容量.も非常に小さくなる。
一実施例では、 前記ソース及び Zまたはドレイン領域を構成する第 2導電型の 半導体層中の不純物の拡散係数が前記半導体基板中の不 物の拡散係数よりも大 きい材料からなる第 2導電型の半導体層であることを特徵とする。 このため、 前 記不純物を拡散させ、 活性化させる熱処理を行った際に、 前記積み上げ層と、 半 導体基板との界面までは、 拡散が非常に早く、 半導体基板中の拡散が遅いので、 チャネル領域より下の領域に位置するソース · ドレイン領域の深さが、 積み上げ 領域の高さのばらつきに作用されにくくなり、 半導体基板中の不純物の拡散の制 御性が向上する作用がある。 この作用により、 バルク基板においては、 浅い接合 を制御良く形成でき、 S〇 I基板においては、 チャネル横方向への拡散を制御し やすくなる。
また、 第 2導電型の半導体中の不純物の拡散係数は、 半導体基板中の不純物の 拡散係数より 2倍から 1 0 0倍であることが好ましい。 このため、 前記チャネル 領域より下の領域に位置するソース · ドレイン領域の深さが、 積み上げ領域の高 さのばらつきに作用されにくくなり、 半導体基板中の不純物の拡散の制御性が向 上する作用がある。
また、 第 2導電型の半導体層が多結晶シリコンであることが好ましい。 このた め、 多結晶シリコン膜は、 半導体装置の製造においてよく使用されている膜であ るため新たな装置の導入や条件出しを行う必要が少ない。 また、 選択ェピ夕キシ ャル成長装置のような莫大な水素を用いる必要もなく、 製造するための装置の占 有面積も、 非常に大きな占有面積を占める選択ェピタキシャル成長装置 （水素除 外設備の占有面積が非常に大きい） と比較し、 非常に小さな占有面積ですむ。 さらに、 多結晶シリコンは、 柱状結晶であれば多結晶シリコン膜中の不純物の 拡散が非常に早く、 多結晶シリコン膜中にドーピングされた不純物を半導体基板 中に拡散させる上で、 制御性が良く、 ソース ' ドレイン領域の深さが、 前記多結 晶シリコンの高さのばらつきに作用されにくくなり、 半導体基板中の不純物の拡 散の制御性が向上する作用がある。
また、 多結晶シリコンのグレインサイズが 5 0 n m以下である時には、 半導体 基板中の拡散係数に対して、 大きな拡散係数を得ることができる。 また、 エッチ バックの際の多結晶シリコンのサイドウオールの幅の多結晶シリコンのグレイン に起因するばらつきを抑制することができる。
一実施例では、 前記ゲート電極及び前記第 2導電型の半導体層は、 表面側に高 融点金厲シリサイド膜と、 基板側に多結晶シリコン膜とから構成される 2層膜で あることを特徵とする。 このため、 上述したように、 たとえソース - ドレイン領 域と上部配線とのコンタクト接触面積が小さくても、 非常に低抵抗な、 コンタク 卜が実現できる。 さらに、 チャネル領域近傍までシリサイド膜が接近している構 造となるため、 上述したようにソース · ドレイン接合面積が小さくても、 寄生抵 抗は、 小さく抑えることが可能となり、 素子の電流駆動能力を大きくすることが できる。 また、 コンタクト孔のエッチングの際に、 シリサイド層をエッチングス トップ層とすることも可能となる。
本発明の製造方法では、 表面が第 1導電型の半導体層からなる基板上に、 シリ コンエツチングに対して耐性のある材料で素子分離領域を形成する工程と、 前記 第 1導電型の半導体層上に、 ゲート絶縁膜、 ゲート電極、 ゲート側壁絶縁膜を順 次形成する工程と、 前記ゲート電極から前記素子分離領域までの距離よりも膜厚 の大きな多結晶シリコン膜を基板全面に形成する工程と、 前記ゲート電極の上部 に形成された前記多結晶シリコン膜が無くなるまで異方性ェツチングを行う工程 と、 を有することを特徵とする。
また、 本発明の製造方法では、 シリコンエッチングに対して耐性のある材料で シリコン基板上に素子分離領域を形成する工程と、 深い第 2導電型のゥエル領域 と、 前記深い第 2導電型のゥエル領域内に浅い第 1導電型のゥエル領域を形成す る工程と、 前記第 1導電型のゥエル領域上に、 ゲート絶縁膜、 ゲート電極、 ゲー ト側壁絶縁膜を順次形成する工程と， 前記ゲート電極から前記素子分離領域まで の距離よりも膜厚の大きな多結晶シリコン膜を形成する工程と、 前記ゲー卜電極 の上部に形成された前記多結晶シリコン膜が無くなるまで異方性ェツチングを行 う工程と、 を有することを特徴とする。 '
異方性ェツチングバックを行う際に、 ゲート電極上の多結晶シリコン膜が無く なる様なエッチング量を設定することにより、 本発明のような積み上げソース · ドレイン領域を簡単に形成することができる。 このとき、 ゲート電極から素子分 離領域までの距離よりも、 膜厚の厚い多結晶シリコン膜を堆積しているため、 シ リコン基板が露出することはなく、 シリコン基板は、 異方性エッチングバックに よって、 ダメ一ジを受ける事は無い。 異方性エッチングによって形成されるゲー ト電極側壁の積み上げ層の端は、 必ずシリコンエッチングに対して耐性のある材 料で形成された素子分離領域上に延在する構造が形成される。 ただし、 前記エツ チバックしただけでは、 ソース領域とドレイン領域が短絡したままなので、 エツ チバック後に、 上記ゲー卜電極側壁に形成された多結晶シリコン膜よりなる積み 上げ層をソース領域とドレイン領域に分離する工程を行う必要がある。
また、 意図的に、 隣接する各半導体装置のソース ' ドレイン領域を接続したい ような場合、 （トランジスタの直列接続） 隣接するゲート間距離を、 堆積する多 結晶シリコン膜の膜厚の 2倍以下に設定する事により、 意図的に接続することが 可能となる。
また、 本発明の製造方法では、 表面が第 1導電型の半導体層からなる基板上に、 シリコンエツチングに対して耐性のある材料で素子分離領域を形成する工程と， 前記第 1導電型の半導体層上に、 ゲート絶縁膜、 ゲート電極、 ゲート側壁絶緣膜 を順次形成する工程と、 前記ゲート電極から前記素子分離領域までの距離よりも 膜厚の大きな多結晶シリコン膜を基板全面に形成する工程と、 前記ゲート電極の 上部に形成された前記多結晶シリコン膜が無くなるまで異方性ェツチングを行う 工程と、 ソース領域とドレイン領域とを電気的に分離するために前記多結晶シリ コン膜の一部を除去する工程と、 前記ゲ一ト電極と前記第 1導電型の半導体層と のコンタクト領域に相当するゲート電極の一部を除去する工程と、 前記ゲート電 極の一部を除去することにより新たに露出した領域のゲート絶縁膜を除去し、 第 1導電型の半導体層表面を露出する工程と、 前記ソース^域、 ドレイン領域及び ゲート電極上に高融点金属シリサイド膜を形成すると同時に、 前記露出した第 1 導電型の半導体層表面に高融点金属シリサイド膜を形成し、 ゲート電極と第 1導 電型の半導体層を短絡する工程と、 を備えることを特徴とする。
また、 本発明の製造方法では、 シリコンエッチングに対して耐性のある材料で シリコン基板上に素子分離領域を形成する工程と， 深い第 2導電型のゥエル領域 と、 前記深い第 2導電型のゥエル領域内に浅い第 1導電型のゥエル領域を形成す る工程と、 前記第 1導電型のゥエル領域上に、 ゲート絶縁膜、 ゲート電極、 ゲー ト側壁絶緑膜を順次形成する工程と、 前記ゲート電極から前記素子分離領域まで の距離よりも膜厚の大きな多結晶シリコン膜を基板全面に形成する工程と、 前記 ゲート電極の上部に形成された前記多結晶シリコン膜が無くなるまで異方性エツ チングを行う工程と、 ソース領域とドレイン領域とを電気的に分離するために前 記多結晶シリコン膜の一部を除去する工程と、 前記ゲー卜電極と前記第 1導電型 のゥエル領域とのコンタクト領域に相当するゲー卜電極の一部を除去する工程と、 前記ゲート電極の一部を除去することにより新たに露出した領域のゲート絶縁膜 を除去し、 第 1導電型のゥエル領域表面を露出する工程と、 前記ソース領域、 ド レイン領域及びゲート電極上に高融点金属シリサイド膜を形成すると同時に、 前 記露出した第 1導電型の半導体層表面に高融点金属シリサイド膜を形成し、 ゲー 卜電極と第 1導電型の半導体層を短絡する工程と、 を備えることを特徴とする。 このため、 ゲート電極に対して自己整合的に側壁に積み上げられたソース - ド レイン領域を形成することが可能となる。 また、 工程を追加することなく、 一般 的なサリサイド工程を行うことにより、 同時に、 ゲート電極とボディーもしくは 浅い第 2導電型のゥエル領域を接続することが可能となる。
一実施例では、 前記ソ一ス領域とドレイン領域とを電気的に分離するために前 記多結晶シリコン膜の一部を除去する工程と、 前記ゲ一ト電極と前記第 1導電型 のゥエル領域とのコンタクト領域に相当するゲート電極の一部を除去する工程と は、 同時に行なわれることを特徴とする。 また、 このため、 工程の簡略化が可能 となる。
—実施例では、 前記ソース領域、 ドレイン領域及びゲート電極へのドナー、 も しくはァクセプ夕となる不純物の導入の工程を有し、 前記不純物の導入の工程で は、 イオン注入工程により同時に行うことを特徵とする。
このため、 イオン注入工程を少なくした表面チャネル型素子を形成することが 可能となる。 上述した様に、 前記半導体基板上に積み上げられたソース · ドレイ ン領域を構成する積み上げ層中の不純物の拡散係数が、 前記半導体基板中の不純 物の拡散係数よりも大きい材料によって、 半導体基板上に積み上げられているこ とを特徴としているため、 ゲート電極への不純物ドーピングと、 ソース ' ドレイ ン領域への不純物ドーピングを同時に行っても、 ゲート空乏化や、 ゲート電極か らチャンネル領域への不純物の突き抜け、 また、 チャネル領域に対してソース - ドレイン領域が届かない （不純物の拡散が進行しない） オフセット構造とならな い素子を制御良く形成することが可能となっている。
一実施例では、 半導体装置は C MO Sであって、 nチャネル型半導体装置のソ —ス領域、 ドレイン領域及びゲート電極へのドナー不純物の導入工程の際に、 p チャネル型半導体装置の、 ゲート電極と n型導電型の浅レ ^ゥエル領域もしくは半 導体基板とを短絡させるための、 コンタクト領域へのドナー不純物注入を同時に 行う工程と， pチャネル型半導体装置のソース領域、 ドレイン領域、 ゲート電極 へのァクセプ夕不純物の導入工程の際に、 nチャネル型半導体装置の、 ゲート電 極と p型導電型の浅いゥエル領域もしくは半導体基板とを短絡させるための、 コ ンタクト領域へのァクセプ夕不純物注入を同時に行う工程と、 を含むことを特徵 とする。
このため、 新たに工程を付加することなく、 通常の C MO Sプロセスのみで、 ゲート電極と、 ボディー領域もしくは、 浅いゥエル領域を接続するためのイオン 注入工程を行うことが可能となる。 具体的には、 ボディ一領域もしくは、 浅いゥ エル頜域表面は、 通常素子のしきい値を決めるため、 不^物の濃度が低濃度 （5 X 1 0 1 6〜5 X 1 0 1 8 c m3程度） に設定されている。 この領域にコンタクト を形成する場合、 例えば、 金属配線や本発明のようなシリサイドと低濃度領域を 接続するためには、 コンタクト領域のみの不純物の濃度を高濃度 （1 0 2 DZ c m3以上） にする必荽がある。 このため、 コンタクト接続のためのイオン注入が 不可欠となる。 仮に、 低濃度領域をそのまま金属もしくは金厲シリサイドとコン 夕クトすると、 ショットキー接続となり、 ォ一ミック接続とならない。 図面の簡単な説明
図 1は， 本発明の第 1実施例の半導体装置の平面図である。
図 2は、 図 1の Q— Q ' 線での垂直断面図である。 図 3は、 図 1の Q— Q' 線での垂直断面図における電流の流れを示す図である。 図 4 Aは、 図 1の Q— Q' 線での垂直断面図におけるトランジスタの寄生抵抗 を示す図である。
図 4Bは、 図 4Aの卜ランジス夕と比較される従来の半導体装 Sの寄生抵抗を 示す図である。
図 5は、 第 1実施例の半導体装置でのコンタクト孔形成後の垂直断面図である。 図 6 Aは、 第 2実施例の半導体装置の垂直断面図である。
図 6Bは、 第 2実施例の半導体装置の平面図である。
図 7は、 第 2実施例の半導体装置の変形例の垂直断面図である。
図 8A、 Bは、 本発明の第 3実施例の半導体装置の工程順を示す図である。 図 9A、 Bは、 第 3実施例の半導体装置の工程順を示す図である。
図 10A、 Bは、 第 3実施例の半導体装置の工程順を示す図である。
図 1 1A、 Bは、 第 3実施例の半導体装置の工程順を示す図である。
図 12A、 Bは、 第 3実施例の半導体装置の工程順を示す図である。
図 13A、 Bは、 第 3実施例の半導体装置の工程順を示す図である。
図 14A、 B、 Cは、 第 3実施例の半導体装置の工程艏を示す図である。
図 1 5A、 B、 Cは、 第 3実施例の半導体装置の工程順を示す図である。
図 16A、 B、 Cは、 第 3実施例の半導体装置の工程順を示す図である。
図 17A、 B、 Cは、 第 3実施例の半導体装置の工程順を示す図である。
図 18は、 第 3実施例の半導体装置での各頜域のスケールを示す記号を付した 垂直断面図である。
図 19は、 第 3実施例の半導体装置においてソース · ドレイン領域形成時の不 良発生を説明する図である。
図 20A、 Bは、 第 3実施例の半導体装置の平面図である。
図 21A、 B、 Cは、 第 3実施例の半導体装置において、 ソース · ドレイン領 域となる第 2導電型の半導体層からの不純物拡散を説明する図である。 図 22は、 図 16 Aにおける C— C' 線での垂直断面図である。
図 23 Aは、 従来例におけるゲート電極と活性領域とコンタクト孔の位置関係 を示す平面図である。
図 23 Bは、 本発明の第 3実施例におけるゲート電極と活性領域とコンタクト 孔の位置関係を示す平面図である。
図 24A、 B、 Cは、 本発明の第 4実施例の半導体装置の工程順を示す図であ る。
図 25A, B、 Cは、 第 4実施例の半導体装置の工程順を示す図である。 図 26A、 B、 Cは、 第 4実施例の半導体装置の工程順を示す図である。 図 27A、 B、 Cは、 第 4実施例の半導体装置の工程順を示す図である。 図 28A、 B、 Cは、 第 4実施例の半導体装置の工程順を示す図である。 図 29A、 B、 Cは、 第 4実施例の半導体装置の工程順を示す図である。 図 3 OAは、 SO I基板を用いた本発明の半導体装置であるトランジスタを直 列接続した場合の断面図である。
図 30 Bは、 図 3 OAの半導体装置の回路図である。
図 31は、 バルク基板を用いた本発明の半導体装置で るトランジスタを直列 接続した場合の断面図である。
図 32は、 本発明の半導体装置である電気的に分離された隣接する卜ランジス 夕の断面図である。
図 33は、 本発明の半導体装置である電気的に分離された隣接するトランジス 夕の断面図である。
図 34A、 B、 Cは、 従来の SO I基板を用いた半導体装置を示す図である。 図 35は、 従来のパルクを用いた半導体装置を示す図である。
図 36は、 ファンァゥト 1の通常半導体装置の CMOSインバー夕のチャージ 状態変化を説明する図である。
図 37は、 ファンァゥト 1の DTMOSの半導体装置の CMOSインバー夕の チャージ状態変化を説明する図である。
図 3 8 A、 Bは、 通常半導体装置と D TMO S半導体装置の容量を比較したグ ラフである。
図 3 9は、 Nチャネルトランジスタでの熱処理条件と短チャネル効果を説明す るグラフである。
図 4 0は、 Nチャネルトランジスタでの熱処理条件と短チャネル効果を説明す るグラフである。
図 4 1は、 Pチャネルトランジスタでの熱処理条件と短チャネル効果を説明す るグラフである。
図 4 2は、 Pチャネルトランジスタでの熱処理条件と短チャネル効果を説明す るグラフである。 発明を実施するための最良の形態
(第 1実施例）
以下、 本発明の第 1実施例について、 図 1から図 4を参照しながら説明する。 本実施例では、 S O I基板を用いた例に関して説明する。 '図 1は本発明の第 1実 施例の半導体装置の平面図である。 図 2は、 半導体装置に係る図 1の Q— Q ' 線 での垂直断面図である。 図 3は、 半導体装置に係る図 1の Q— Q ' 線での垂直断 面図における、 電流の流れを記載したものである。 図 4 Aは、 半導体装置に係る 図 1の Q— Q ' 線での垂直断面図におけるトランジスタの寄生抵抗を示したもの である。 符号 1 0 0は S〇 I基板、 1 0 1は素子分離領域、 1 0 2は活性領域、 1 0 3はゲート酸化膜、 1 0 4はゲート電極、 1 0 5はゲート電極側壁絶縁膜、 1 0 6はソース ' ドレイン領域、 1 0 7はボディ一領域、 1 0 8はゲートーボデ ィ一間コンタクト領域を示す。
本半導体装置では、 図 1に示すように、 ゲート電極 1 0 4は、 第 1導電型の半 導体層からなるボディー領域 1 0 7 (図 2参照） とゲート一ボディー間コンタク ト領域 1 0 8で接続されている。 図 2に示すように、 本半導体装置は、 素子分離 領域 1 0 1、 活性領域 1 0 2に大別された S〇 I基板 1 0 0において、 活性領域 1 0 2上に形成された M I S型半導体素子である。
本半導体装置に於いて、 ゲート電極 1 0 4両側のゲート電極側壁絶緣膜 1 0 5 に隣接し、 かつ、 活性領域表面 （ゲート酸化膜 1 0 3と活性領域 1 0 2の界面） A— A， よりも上方までソース . ドレイン領域 1 0 6が存在し、 ゲート電極 1 0 4長手方向に対する垂直方向に関して、 ゲ一ト電極の端から、 ソース ' ドレイン 領域 1 0 6の端 （B— B ' ) の間に活性領域と素子分離領域の境界 （C一 C ' ) が存在し、 ゲート電極 1 0 4長手方向に対して、 垂直に切断したときの垂直断面 (図 1の Q— Q ' 線での垂直断面図） に於ける、 半導体基板の活性領域表面 A— A * と、 該ソース ' ドレイン領域 1 0 6の表面との間隔 dが、 素子分離領域から ゲート電極 1 0 4側に向かうにしたがって増加する形状を有している。 別の言い 方をすると、 活性領域 1 0 2を電気的に絶縁されたゲート ·ソース · ドレインの 3つの領域で覆い、 その際に、 ゲート及び素子分離の間に垂直段差を作ることな く、 覆う構造である。
また、 本構造においては、 図 3に示すように、 上記ソ」ス ' ドレイン領域 1 0 6表面と、 上部配線を接続するためのコンタクト孔 1 0 9に於いて、 ソース ' ド レイン領域 1 0 6表面に、 少なくともコンタクト孔 1 0 9の一部が存在すること を特徵としている。 ここで、 1 0 9は上部配線と素子のソース · ドレイン領域 1 0 6を絶縁層 （図示せず） を介して接続する該絶縁層のコンタクト孔であり、 通 常、 金属が埋め込まれている。 これらの特徵により、 本半導体装置では、 活性領 域上のソース ' ドレイン領域 1 0 6の占有面積に対し、 該領域 1 0 6の表面積を 大きくすることが可能となるため、 ソース ' ドレイン領域 1 0 6との上部配線と のコンタクトに於いて、 両者の接触面積を大きくし、 コンタクト抵抗を下げる作 用がある。 さらに、 コンタクトの大きさに囚われず、 素子の占有面積、 特にソー ス · ドレイン領域 1 0 6の占有面積を縮小できる作用がある。 つまり、 本構造で は、 コンタクト抵抗を犠牲にすることなく、 占有面積の縮小化、 寄生抵抗の低減 が可能となり、 非常に大きな相互コンダク夕ンスを得ることができる。
本構造に於けるトランジスタ素子では、 図 3に示すような、 電流の流れとなる。 本発明では電流の流れ道に占める抵抗の高い領域 （D) の割合が、 非常に少なく、 通常の構造と比較し、 ソース · ドレイン領域 1 0 6の寄生抵抗が減少する。 さら に、 チャネル領域近傍のソース ' ドレイン領域 1 0 6から、 コンタクトに近づく 程電流の流れる経路が広がり、 この作用からも、 非常に寄生抵抗が小さくなる。 これらの作用により、 素子の電流駆動能力が増加し、 相互コンダクタンスが向上 する。
詳しくは、 図 4にトランジスタの寄生抵抗を示した図で説明する。 図 4 Aには、 本実施例の半導体装置における寄生抵抗の図を示す。 図 4 Bに従来の半導体装置 の寄生抵抗の図を示す。 ここで、 R c。n tはコンタクト抵抗、 R s dはソース、 ド レイン抵抗、 R e jは張り出し接合の広がり抵抗である。 従来例と比較し、 本構 造では、 コンタクトの位置からチャネルの位置までの距離が非常に近いため、 従 来構造の R s dと比較し、 R s dが小さくなる。 つまり、 本実施例の構造を S O I 基板に用いることにより、 S〇 I基板の根本的な問題点^解決することが可能と なる。
S O I基板では、 酸化膜上のシリコン膜厚を非常に薄くすることが主流と成つ ている。 しかしながら、 シリコン膜厚の薄膜化に伴い、 ソース - ドレイン領域の 高抵抗化が課題となる。 この課題を解決するためには、 ソース · ドレイン頜域表 面をシリサイド化し、 高融点金属シリサイド膜を形成する必要があるが、 シリコ ン膜厚の薄膜化に伴い、 シリサイド化反応時にシリサイド膜が下層のシリコン酸 化膜まで到達してしまい、 トランジス夕特性が悪化するという根本的な問題点が ある。
図 5は、 S O I基板を用いた本実施例の半導体装置に対してサリサイド化を行 つた構造を示す。 図 5において、 符号 1 5 0 1は S〇 I基板、 1 5 0 2は酸化膜、 1 5 0 3を活 性領域、 1 5 0 4はボディ一領域、 1 5 0 5は素子分離領域、 1 5 0 6はゲ一卜 酸化膜、 1 5 0 7はゲ一ト電極、 1 5 0 8はゲート電極側壁絶縁膜、 1 5 0 9は ソース · ドレイン領域、 1 5 1 0は高融点金属シリサイド膜、 1 5 1 1は層間絶 縁膜、 1 5 1 2はコンタクト孔である。
ここでは、 チャネル領域よりも積み上がったソース ' ドレイン領域 1 5 0 9の シリコン （多結晶シリコン膜） が存在するため、 サリサイド工程の際、 このチヤ ネル領域よりも上方に積み上がったシリコン膜表面と、 高融点金属が反応してシ リサイド膜が形成されるため、 S O I基板中の酸化膜までシリサイド膜が達する ことはなく、 S O I基板特有の上記問題が無くなる。 また、 本構造では、 ソ一 ス · ドレイン領域 1 5 0 9の占有面積に対してシリサイド化される該領域 1 5 0 9の表面積が増えるため、 低抵抗化が可能となり、 また、 シリサイド化反応時の 問題点である細線効果 （微細配線のシリサイド化において、 反応が阻害され、 シ リサイド化出来なくなる。 ） を緩和する効果がある。
また、 本構造では、 半導体装置の製造時に問題となる、 ゲートの垂直段差によ る、 歩留まりの低下が抑制される。 例えば、 層間絶縁膜の1平坦化が容易に行える。 また、 素子分領域と活性との段差がソース · ドレイン領域によって覆われるため、 段差部における光の反射がなくなりリソグラフィが容易となる。
(第 2実施例）
本実施例では、 バルクシリコン基板を用いた例に関して説明する。 第 1実施例 における、 図 2に相当する D TMO Sの断面図を図 6 A (又は図 7 ) に示す。 図 6 A (又は図 7 ) は、 本発明の第 2実施例のゲート電極長手方向に対して、 垂直 に切断したときの垂直断面図である。 バルクシリコン基板を用いた D TMO Sの 上面図は、 図 6 Bに示されており、 特に、 第 1実施例 （図 1参照） と異なるもの ではない。
図 6 A (又は図 7 ) において， 2 0 0は半導体基板、 2 0 1は素子分離領域、 2 0 2は活性頜域、 2 0 3ソース · ドレイン領域と逆導電型の浅いゥエル領域、 2 0 4ソース ' ドレイン領域と同導電型の深いゥエル領域、 2 0 5はゲート酸化 膜、 2 0 6はゲ一ト電極、 2 0 7はゲー卜電極側壁絶縁膜、 2 0 8はソース ' ド レイン領域、 2 0 9は層間絶縁膜、 2 1 0はゲート電極 2 0 6と浅いゥエル領域 2 0 3を接続するコンタクト領域、 2 1 1はソース · ドレイン領域 2 0 8と上部 配線 （図示せず） を接続するコンタクト領域、 2 1 2はチャネル領域である。 本実施例では、 図 6 Aに示すように、 ソース ' ドレイン領域 2 0 8表面は、 上 記ゲート電極 2 0 6長手方向に対して、 垂直に切断したときの垂直断面に於いて、 曲線形状であることを特徴とする。 このため、 第 1実施例に対して、 更に、 ソー ス · ドレイン領域 2 0 8の占有面積に対する該領域 2 0 8の表面積を大きくする ことが可能となり、 コンタクト接触面積を増大させることが可能となる。 具体的 に、 後述する第 3実施例あるいは、 第 4実施例の方法で、 本実施例の素子を形成 すると、 図 6 Aのような形状となる。
また、 第 3実施例あるいは、 第 4実施例で詳述するが、 ソース ' ドレイン領域 となる多結晶シリコンをエッチングバックし、 チャネル領域よりも上方に積み上 がったソ—ス . ドレイン領域 2 0 8を形成すると、 多結^シリコン膜のグレイン により、 図 7のような凹凸ができ、 更に表面積を大きくすることが可能となる。 浅いゥエル領域 2 0 3は、 S O I基板におけるボディーに相当する。 また、 深 ぃゥエル領域 2 0 4は、 各素子の浅いゥエル領域 2 0 3を相互に分離するために 設けている。 このため、 浅いゥエル領域 2 0 3よりも、 素子分離領域 2 0 1は深 く形成する必要がある。 本実施例においても、 ゲート電極 2 0 6は、 第 1実施例 と同様、 浅いゥエル領域 2 0 3と、 コンタクト領域 2 1 0で接続されている （図 6 B参照） 。 本構造では、 図 6 Aにおけるソース · ドレイン領域 2 0 8と浅いゥ エル領域 2 0 3の接合面積を極力小さくすることが可能となる。 この作用により、 本発明者が以前発明した特開平 1 0— 2 2 4 6 2号公報に記載の発明と比較し、 既に課題を解決するための手段にて記述したように、 パルク基板を用いたダイナ ミックしきい値動作トランジスタのソース · ドレイン領域の接合容量を非常に小 さくすることが可能となる。 具体的には、 従来のパルク基板 DTMOSでのトラ ンジス夕ゲート電極長手方向に対して垂直方向 （ゲート長方向） における、 ゲ一 ト電極 206から素子分離領域 20 1までの距離 jは、 2. 5L〜3L (Lは、 ゲート長であり、 通常最小加工寸法） であった。 それに対して、 本願発明の DT MOSの構造では、 フォトリソグラフィ一工程でのァライメントマ一ジンにゲー ト電極側壁絶縁膜厚を加えた値近くまで縮小することが可能となる。 具体的には、 2Z3 L程度にまで縮小できる。 ここで、 2Z3 Lのうち、 1Z3 Lは、 ァライ メントマージンであり、 残り 1Z3 Lの一部はゲート電極側壁絶縁膜厚である。 このことにより、 ソース · ドレイン領域 208の接合面積は、 この値にトランジ ス夕の幅 Wを積算した値となるため、 同じ Wで比較した場合、 接合面積が 4/1 5力 ら 2 Z 9程度にまで縮小することが可能となり、 接合容量の面成分もこれに 伴って、 4/1 5から 2Z9程度にまで縮小することが可能となる。 また、 本実 施例では、 ソース . ドレイン領域形成のためのドナーもしくは、 ァクセプ夕とな る不純物イオン種をチャネル領域よりも積み上げられた領域にのみ注入し、 そこ から半導体基板内に固層拡散させ接合を形成することが^能なため、 接合深さを 非常に浅く形成することが可能となり、 容量の周囲長成分も小さくすることが可 能となるとともに、 微細化した際の短チヤネル効果を効果的に抑制できる作用が ある。 また、 ソース · ドレイン領域 208の寄生抵抗が減少する作用、 占有面積 に対して、 コンタクト抵抗を下げる作用、 シリサイド化反応時の問題点である細 線効果を緩和する作用、 ゲートによって生ずる垂直な段差かなくなる事によるメ リッ卜があることは、 第 1実施例にて上述したとおりである。
(第 3実施例）
第 3実施例では、 第 2実施例の構造を具体的に形成する方法に関して説明する 図 8〜図 1 7の Aは、 本発明の第 3実施例の工程順平面図である。 図 8〜図 1 7 の Bは、 第 3実施例を説明する図 8〜 1 7の Aの A— A' 線での垂直断面図であ る。 図 14〜 1 7の Cは、 第 3実施例を説明する図 14〜図 1 7の Aの B— B' 線での垂直断面図である。 本実施例では、 自己整合的にシリサイド膜をゲート電 極、 ソース領域、 ドレイン頜域に形成する （サリサイド工程） を採用したプロセ スで本実施例を実施している。
図 18は、 第 3実施例をゲート電極長手方向に対して垂直に切断したときの垂 直断面図であり、 各領域のスケールを記号で示している。 図 19は、 第 3実施例 でのソース . ドレイン領域形成時の不良発生の様子を説明する図である。 図 20 A、 Bは、 第 3実施例の平面図を示したものである。 図 21A、 B、 Cは、 第 3 実施例のソース · ドレイン領域形成のための不純物拡散を説明する図である。 図 22は、 図 16における C一 C' 線での垂直断面図である。 図 23 Aは、 従来例 におけるゲート電極と活性領域とコンタクト孔の位置関係を示す平面図である。 図 23Bは、 本発明の第 3実施例におけるゲート電極と活性領域とコンタクト孔 の位置関係を示す平面図である。
まず、 図 8に示すように、 周知の方法で、 半導体基板 301上に素子分離領域 302を形成する。 本実施例では、 ST I (Sh a l l ow Tr e nc h I s o 〖 a t i on) 技術を用いて、 深さ 400〜 700 の溝を形成し、 そこ に酸化膜を埋め込むことで素子分離領域 302を形成している。 しかし、 素子分 離は、 この方法に限る物ではない。 複数の浅いゥエル領域を各素子ごとに分離で きるものであればよい。
次に、 図 9に示すように、 深いゥエル領域 303と、 浅いゥエル領域 304を 形成する。 本実施例では、 深いゥエル領域 303形成のために、 nチャネル型卜 ランジス夕を作製する場合には、 燐を 250KeV〜35 OKe V程度のェネル ギ一で、 5 X 1012〜5 X 1013Zcm2程度注入した。 Pチャネル型トランジ スタを作製する場合には、 ボロンを 17 OKe V〜 23 OKe V程度のエネルギ —で、 5 X 1012〜5 X 1013 cm2程度注入した。 浅いゥエル領域 304形 成のために、 nチャネル型トランジスタを作製する場合には、 ボロンを 35Ke V〜90 Ke V程度のエネルギーで、 1 X 1012〜 1 x 1014ノ cm2程度注入 した。 Pチャネル型トランジスタを作製する場合には、 憐を1001：6 ¥〜20 OKeV程度のエネルギーで、 1 X 1012〜； 1 X 1014 c m2程度注入した。 ただし、 各ゥエル領域の形成に関しては、 本注入条件に限るものではない。 基 本的には、 素子分離深さを Td、 浅いゥエルの深さを SWxj、 深いゥエルの深さ を DWxjとしたときに、 SwxjくTdくDWxjの関係が成り立てばょぃ。 厳密には、 浅いゥエルと深いゥエルの間の空乏層幅を Depwとしたときに、 Swxj+Depw< Tdが望ましいが、 低電源電圧下での動作に限定すると （実際には、 本卜ランジ ス夕 ON状態では、 浅いゥエルとソース ' ドレイン領域間の PN接合に対して順 方向バイアス状態となるため、 PN接合間のビルトインポテンシャル以下の電源 電圧で使用することが望ましい。 ） 、 Swx】く Td≤Swx j+Depwであっても良 い。
次に、 図 10に示すように、 ゲート酸化膜 305、 ゲート電極 306及びゲー 卜電極の上部に絶縁膜 307 (本実施例では、 シリコン酸化膜） を通常の方法で 形成する。 ここで、 それぞれの領域のスケールについて図 18を参照して述べて おく。 まず、 最小加工寸法を Fと定義し、 ゲート電極 30¾6の幅、 つまりトラン ジス夕ゲート長は最小加工寸法で加工するものとする。 この時、 ゲート電極 30 6から素子分離領域 302までの距離 aは、 本実施例では、 ゲート電極側壁絶縁 膜の厚みを b、 そして、 素子分離領域に対してゲート電極 306をァライメン卜 するときの位置合わせマージンを cとする （一般的には、 c = lZ3XF) と、 a > b + cが成り立つようにデザィンすればよい。 ァライメン卜が最大 Cまでず れた場合は、 a— (b + c) もしくは a— b + cにトランジスタのゲート幅を掛 けた値が半導体基板面におけるソース · ドレイン領域の占有面積に相当する。 基 本的にソース · ドレイン領域の面積が最小となる様に、 素子分離領域 302に対 して、 ゲート電極 306のァライメントがずれたときの幅 a— (b + c) は、 積 み上げ領域からドナ一もしくはァクセブタとなる不純物が拡散できる程度あれば、 接合容量を小さくする観点からは、 寄生抵抗の著しい増大を招かない範囲で小さ いほど良い。 具体的に、 発明者らは、 F-0. 24 μιηルールにおいて、 b==0. 05 wm, c=±0. 08 m、 a = 0. 16 ΓΏで設計した。
次に、 図 1 1に示すように、 ゲート電極側壁絶縁膜 308を形成する。 本実施 例では、 窒化シリコン膜を全面に堆積し、 ゲート電極 306をリサイズさせた (ゲート電極よりも、 a==0. 16 mだけ広げた） マスクを用いて， フォトリ ソグラフィ一工程によりゲート電極 306をリサイズさせたレジス卜の抜き領域 を形成し、 このレジストをマスクとして窒化シリコン膜をエッチングバックした。 これにより、 ゲート電極側壁絶縁膜 308が形成されると共に、 素子分離領域上 にも、 シリコン窒化膜 309が形成される。 本実施例のゲート電極側壁絶縁膜 3 08は、 シリコン窒化膜で形成しているが、 例えば、 シリコン酸化膜とシリコン 窆化膜の 2層膜でも良い。
次に、 図 12に示すように、 多結晶シリコン膜 310を化学的気相成長法 （C VD法) により全面に堆積する。 多結晶シリコン膜 310は、 次工程で異方性ェ ツチングバックを行い、 ゲート電極側壁にサイドウォール状に残す必要があるが, この時、 サイドウォールの端が、 素子分離領域 302に童なるように加工する必 要がある。 重ならなければ、 つまり aが大きい場合には、 異方性エッチングパッ ク時に図 19に示すように、 シリコン基板が掘れることになる。 また、 このよう な場合、 シリコン基板がダメージを受け、 接合リーク電流が増大し、 かつ、 接合 が深くなるため、 短チャネル効果が悪化する。
具体的には、 このサイドウォールの幅 d (図 18参照） は、 ゲート電極 306 の段差 （ゲート電極 306上の絶縁膜 307まで含んだ高さ） と、 上記多結晶シ リコン膜 310の堆積膜厚で決まる。 本実施例では、 a = 0. で設計し ているため、 ゲート電極 306と素子分離領域の位置合わせずれ （本実施例では、 c=±0. 08/ m) を考慮し、 d > a + cを満たすように、 d = 0. 3 と 設定し、 d = 0. 3 μπιとなるよう、 ゲート電極 306の段差を 300 nm〜4 0 0 nm、 多結晶シリコン膜の堆積膜厚を 4 0 0 n m〜 5 0 0 n mに設定した。 上記具体的な数値は、 F = 0 . 2 4 iz mルールにおいて、 我々の実現できる範囲 で設定した値であり、 これに限るのもではない。 重要なことは、 a > b + c、 d > a + cを満たすように各値を設計する事である。 また、 ソース ' ドレイン領域 と、 ゲートの側壁容量を小さくするためには、 d〉a + cが可能となる範囲でゲ 一卜段差は小さい程良い。
多結晶シリコン膜を堆積する上で、 半導体基板の活性領域表面と堆積した多結 晶シリコン膜の界面に自然酸化膜を極力排除する方法で多結晶シリコン膜を被着 することが重要となる。 半導体基板の活性領域表面と堆積した多結晶シリコン膜 の界面に自然酸化膜を極力排除することは、 後の工程でイオン注入法により、 多 結晶シリコン膜中にドナ一、 もしくはァクセプタとなる不純物を導入した後、 熱 拡散により半導体基板中へ不純物を拡散させる上で非常に重要となる。 もし、 半 導体基板の活性領域表面と堆積した多結晶シリコン膜の界面に自然酸化膜が形成 されていれば、 この自然酸化膜が拡散パリアとなり、 均一な不純物拡散が阻害さ れ （つまり、 ソース . ドレイン接合深さが不均一になる） 、 トランジスタ特性が ばらつく原因となる。 本実施例では、 予備排気室と露点 常に一 1 0 0 に保た れた窒素パージ室と、 堆積炉を備えた低圧 C V D ( L P C V D) 装置により、 半 導体基板の活性領域表面と堆積した多結晶シリコン膜の界面に自然酸化膜を成長 させることなく多結晶シリコン膜を堆積することが可能となっている。
具体的には、 多結晶シリコン膜を堆積する直前にフッ酸系の溶液で洗浄し、 自 然酸化膜を一旦除去した後、 予備真空排気室に搬送する。 ここで、 搬送時の大気 雰囲気を一旦真空排気した後、 窒素雰囲気に置換し露点が常に一 1 0 0 に保た れた窒素パージ室に搬送する。 該窒素パージ室の役割は、 ウェハ表面に吸着した 水分子を窒素パージにより、 完全に除去することである。 ウェハ表面に吸着した 水分子は真空中では、 除去することが不可能であり、 窒素パージによって完全に 除去できることが我々の実験から明らかになつている。 通常の L P C V D装置では、 このような除去できていない水分子をウェハ表面 に吸着させたまま堆積炉へと搬送される。 通常の多結晶シリコン膜の堆積は、 5 5 0 °Cから 7 0 0 程度の温度で行うが、 このため、 高温堆積炉にウェハを搬送 する際に吸着水分子の酸素成分がシリコンウェハと反応し、 多結晶シリコン膜が 堆積する前に、 シリコンウェハ表面に自然酸化膜を形成させてしまう。 これによ り、 半導体基板の活性領域表面と堆積した多結晶シリコン膜の界面に自然酸化膜 が形成される。 しかし、 本実施例の L P C V D装置では、 上述したように露点が 常に一 1 0 0 *Όに保たれた窒素パージ室にて完全に吸着水分子を除去した後、 堆 積炉へ搬送するため、 自然酸化膜を形成すること無く多結晶シリコン膜を堆積す ることが可能となっている。
次に、 図 1 3に示すように、 多結晶シリコン膜 3 1 0をエッチングバックする。 エッチングバックは， ヘリコン型 R I Ε装置を用い、 塩素と酸素の混合ガスで 0 . 3 p aの圧力のもとでエッチングを行った。 その際に、 終点検出装置 （E P D) を用い 1 0 %〜3 0 %のオーバーエッチを行った。 この時ゲ一卜電極 3 0 6の上 部の絶縁膜 3 0 7が露出するまで多結晶ポリシリコンをエッチングする。
次に、 図 1 4に示すように、 まず、 ゲート電極 3 0 6 の絶縁膜 3 0 7を除去 する。 ゲート電極 3 0 6上の絶縁膜 3 0 7の除去は、 本実施例ではシリコン酸化 膜を形成したのでフッ酸系溶液を用いて行っているが、 ゲート電極 3 0 6上部以 外は、 多結晶シリコン膜 3 1 0もしくは、 ゲート電極側壁絶縁膜 3 0 8、 シリコ ン窒化膜 3 0 9により、 ウェハ表面が覆われているので、 ゲート電極 3 0 6上の 絶縁膜 3 0 7のみを除去することが可能となっている。 前の工程で多結晶シリコ ンのエッチングパックを行っただけでは、 図 2 O Aに示すように、 ゲート電極 3 0 6の周囲にゲート電極側壁絶縁膜 3 0 8を介して、 多結晶シリコン膜 3 1 0が 形成される。 このため、 ソースとドレインとが接続されていることになる。 した がって、 多結晶シリコン膜 3 1 0を積み上がったソース · ドレイン領域 3 1 1と して利用するためには、 図 2 0 Bに示すように、 ゲート電極 3 0 6両端部付近の 多結晶シリコンを除去して， ソース ' ドレイン領域 3 1 1を分離する必要がある。 そこで、 多結晶シリコンを除去しない頜域は、 マスクで覆ってドライエツチン グを行い、 ソース ' ドレイン領域 3 1 1を分離する領域とコンタクトを形成する ゲート電極 3 0 6の一部分の領域に対して多結晶シリコンの除去を行った。 また、 ゲート電極 3 0 6の一部及び、 多結晶シリコン膜 3 1 1のエッチング条件は、 ゲ 一ト電極側壁が基板面に対して垂直でない際にも分離を確実にするため、 若干サ ィドエッチングの入る条件で行った。 具体的にはへリコン型 R I E装置を用い、 臭化水素と酸素の混合ガスを用いで 0 . 4 p aの圧力のもとでエッチングを行つ た。
ソース . ドレイン頜域を分離する為のエッチング工程時にゲート電極 3 0 6の 一部も同時にエッチングすることにより、 ゲート電極 3 0 6と浅いゥエル領域 3 0 4とを接続するためのコンタクトリソグラフィー工程を新たに行う必要が無く なる。 また、 ゲート電極 3 0 6と浅いゥエル領域 3 0 4とを接続するためのコン タク卜領域のゲート酸化膜 3 0 5は、 多結晶シリコン膜 3 1 1の一部を除去した 後除去する。 ただし、 ゲート酸化膜 3 0 5の除去は、 下記イオン注入工程と活性 化ァニール後に行っても良い。 '
次に、 図 1 5に示すように、 ソース · ドレイン領域 3 1 1形成のための不純物 イオン注入を行う。 本実施例では、 ゲート電極 3 0 6と、 ソース ' ドレイン領域 3 1 1のドーピングを同時に行っている。 また、 ゲート電極 3 0 6と浅いゥエル 頜域 3 0 4とを接続するためのコンタクト領域 3 1 3には、 ソース ' ドレイン領 域 3 1 1に注入したイオンと逆導電型の不純物を注入する。
本実施例では、 C MO Sを形成するために、 nチャネル型トランジスタのソ一 ス領域、 ドレイン領域、 ゲート電極 3 0 6へのドナー不純物注入の際に、 pチヤ ネル型トランジスタのゲート電極 3 0 6と n型導電型の浅いゥエル領域 3 0 4と を短絡させるためのコンタクト領域へのドナー不純物注入を同時に行い、 チャ ネル型トランジスタのソース領域、 ドレイン領域、 ゲート電極へのァクセプ夕不 純物注入の際に、 nチャネル型トランジスタのゲート電極 306と p型導電型の 浅いゥエル領域 304とを短絡させるためのコンタクト領域へのァクセプ夕不純 物注入を同時に行う工程を含むことを特徴とする。
このため、 新たに工程を付加することなく、 通常の CMOSプロセスのみで、 ゲート電極と、 浅いゥエル領域を接続するためのイオン注入工程を行うことが可 能となる。 具体的には、 浅いゥエル領域 304表面は、 通常素子のしきい値を決 めるため、 不純物の濃度が低濃度 （5 X 1016〜5 X 1018ノ cm3程度） に設 定されている。 この領域にコンタクトを形成する場合、 例えば、 金属配線や、 本 実施例のようなシリサイドと低濃度領域を接続するためには、 コンタクト頜域の みの不純物濃度を高濃度 （1 02 QZcm3以上） にする必要がある。 このため、 コンタクト接続のためのイオン注入が不可欠となる。 仮に、 低濃度領域のまま金 属もしくは、 金属シリサイドとコンタクトをとると、 ショットキ一接続となり、 ォーミック接続とならない。
また、 具体的な本実施形態でのゲート電極となる多結晶シリコン膜の膜厚 F (図 18参照） は 200 nmから 250 nmあり、 積み上げ領域のゲート電極 3 06近傍の最大高さ gは 200 nmから 300 nmで形 した。 このため、 ィォ ン注入は、 nチャネルトランジスタに関しては、 燐イオンを 20 k e Vから 80 k eV程度のエネルギーで 1 X 10 i 5〜l X 1016Z c πι2程度のドーズ量で注 入した。 ρチャネルトランジスタに関しては、 ボロンイオンを 10 k e Vから 4 O k eV程度のエネルギーで 1 X 101 S〜 1 X 101 δΖ c m2程度のドーズ量で 注入した。 イオン注入に関しては、 チャネリングによるゲート酸化膜突き抜け防 止、 多結晶シリコン膜中の拡散制御のために、 シリコンイオンを、 5 X 1014 ~5 X 1015Zcm2程度、 前もって注入しアモルファス化を行っても良い。 こ の場合、 当然多結晶シリコンのグレインバウンダリはある程度破壞されるので、 CMOSを形成する場合、 それぞれの不純物イオン種にあったアモルファス条件 を選ぶことが大事である。 次に、 イオン注入後、 8 0 0でから 9 5 0で程度の温度で、 1 0分から 1 2 0 分程度の温度で熱処理、 もしくは、 9 5 0 から 1 1 0 0 程度の温度で、 1 0 秒から 6 0秒程度の急速加熱処理を行い、 注入した不純物を活性化すると共に、 シリコン基板まで拡散させる。 熱処理の目安であるが、 ゲート電極 3 0 6に対し てソース · ドレイン領域 3 1 1がオフセッ卜しない程度まで熱拡散させる必要が ある。 具体的には、 ゲート電極側壁絶縁膜 3 0 8の膜厚分は、 不純物を横方向に 拡散させる必要がある。 トランジスタの性能 （短チャネル効果が起こりにくく、 かつ、 駆動電流が大きくなる） を向上するためには、 接合を極力浅くし、 かつ、 ゲート電極 3 0 6に対してオフセッ卜しないようにソース■ ドレイン領域 3 1 1 を形成する必要がある。
不純物の熱拡散に関しては、 図 2 1に拡散の様子を示す。 図 2 1 Aにおけるポ イント Aの点から、 図 2 1 Cに示すようなゲート電極 3 0 6に対してソース · ド レイン領域 3 1 1が横方向にオフセッ卜する程度に不純物を拡散させた場合には、 素子の駆動電流が著しく低下する。 そのため、 理想的には、 図 2 1 Bのような不 純物の拡散状態にする事が望ましい。 具体的には、 ゲート電極側壁絶縁膜厚 3 0 8に対してゲート電極近傍のソース · ドレイン領域の接合1深さが 0 . 8倍程度以 上が好ましい。 横方向と下方向の拡散深さが一義的に決まるため、 ソース ' ドレ イン接合を浅くし、 短チャネル効果を抑制するためには、 ゲート電極側壁容量の 増大が全体の負荷容量の著しい増大を招かない範囲で、 極力ゲート電極側壁絶縁 膜 3 0 8を薄く形成する必要がある。 本実施例では、 上述したように 0 . 0 5 mで形成している。
本実施例における、 具体的な短チャネル効果と熱処理の関係のデータを図 3 9 〜4 2に示す。 図 3 9は、 Nチャネルトランジスタに関し、 ソース， ドレイン領 域形成のための不純物として、 燐イオンを 5 O K e Vの注入エネルギーで 5 X 1 0 1 5 c m— 2注入し、 熱処理条件として、 各々 8 0 0で窒素雰囲気中 1 2 0分、 8 5 0で窒素雰囲気中 3 0分、 9 0 0 C窒素雰囲気中 1 0分、 8 5 0 酸素雰囲 気中 30分を行った例である。
図 40は、 Nチャネルトランジスタに関し、 ソース ' ドレイン領域形成のため の不純物として、 燐イオンを 50 Ke Vの注入エネルギーで 5 X 1 015 cm一2 及び 1 X 1016 cm—2注入した後、 急速加熱処理として 1050 窒素雰囲気 中 10秒を行った例である。
図 41は、 Pチャネルトランジスタに関し、 ソース ' ドレイン領域形成のため の不純物として、 ボロンイオンを 1 5 Ke Vの注入エネルギーで 5 X 1015 c m一2注入し、 熱処理条件として、 各々 800 °C窒素雰囲気中 1 20分、 8 5 0で窆素雰囲気中 30分、 900で窒素雰囲気中 10分、 850で酸素雰囲気中 30分を行った例である。
図 42は、 Pチャネルトランジスタに関し、 ソース · ドレイン領域形成のため の不純物として、 ボロンイオンを 1 5 Ke Vの注入エネルギーで 5 X 1015 c m一2及び 1 X 1016 cm— 2注入した後、 急速加熱処理 1050で窒素雰囲気中 10秒を行った例である。
本結果では、 ゲート電極側壁絶縁膜が 0. 05 /im、 ゲート長 0. 24 mの 近辺のトランジスタに関して、 Nチャネルトランジスタ おいて、 燐イオンを 5 X 101S cm—2注入した場合には、 熱処理条件として、 850で窒素雰囲気中、 もしくは、 酸素雰囲気中 30分から、 900°C窒素雰囲気中 10分で最適となつ た。 図 39において、 800 酸素雰囲気中 120分の熱処理では不十分であり、 図示はしていないが、 トランジスタの駆動電流のデータと合わせて考えると、 ォ フセット卜ランジス夕となっていることが分かる。
また、 ドーズ量を 5 X 10I5cm— 2から 1 X 1015cm— 2に増加させた場合、 高 濃度不純物による増速拡散の影響により、 図 40に示すように 1050°C窒素雰 囲気中 10秒で良好な結果が得られた。 ドーズ量が 5 X 1015 cm— 2の場合、 図 40に示すように 1050 窒素雰囲気中 10秒の条件では、 拡散が不十分であ り、 図示はしていないが、 トランジスタの駆動電流のデ一夕と合わせて考えると、 オフセットトランジスタとなっていることが分かる。
本結果では、 ゲート電極側壁絶縁膜が 0. 05 /_im、 ゲート長 0. 24 ΙΉの 近辺のトランジスタに関して、 Ρチャネル卜ランジス夕において、 ボロンイオン を 1 5 Ke Vの注入エネルギーで 5 X 1015 c m— 2注入した場合には、 熱処理 条件として、 850で窒素雰囲気中 30分から、 900 窒素雰囲気中 10分で 最適となった。 図 41において、 800で酸素雰囲気中 120分の熱処理、 85 0で酸素雰囲気中 30分では不十分であり、 図示はしていないが、 トランジスタ の駆動電流のデータと合わせて考えると、 オフセットトランジスタとなっている ことが分かる。 また、 ドーズ量を 5 X 1 0l5cm一2から 1 X 10l6cm— 2に増加 させた場合でも、 図 42に示すようにボロンイオンに関しては、 まだ拡散が不十 分であり、 図示はしていないが、 トランジスタの駆動電流のデ一夕と合わせて考 えると、 オフセットトランジスタとなっていることが分かる。
以上の結果から、 ゲート電極側壁絶縁膜が 0. 05 mにおいて、 nチャネル 型トランジスタ及び pチャネル型トランジス夕の不純物拡散を一度の熱処理で行 う場合、 熱処理条件として 850で窒素雰囲気中 30分程度から 900"C窒素雰 囲気中 10分程度で最適になることを見出した。 '
本実施例では、 F=0. 24 wmルールにおいて、 我々の実現できる範囲で a 〉b + c、 d〉a + cを満たすように各値を設計した結果、 上記条件を定めたも のであり、 この条件に限るものではない。 ただし、 cはゲート電極と素子分離領 域の位置合わせマージンであり図示していない。 例えば、 より微細な F = 0. 1 mルール等では、 当然 a, b, c,. d (図 18参照） の値は、 変わるものであ り、 また、 同じ F = 0. 24 imルールでも、 a〉b + c、 d>a + cを満たせ ば、 a, b. c, dの値を変えても良い。 この意味で、 ゲート多結晶シリコン膜 の膜厚 f、 ゲート電極近傍の最大高さ gは、 a, b, c, dの値に従って、 変わ るものであり、 本実施例の値にとらわれるものではない。 これら、 a, b, c, d, f, g, の値によって、 イオン注入種、 注入エネルギー、 ドーズ量、 熱処理 条件は、 それそれの a， b , c , d， f , gの値に従った最適条件がある。 ィォ ン注入と熱処理条件で注意が必要なのは、 本実施例では、 ゲート電極へのドーピ ングとソース ' ドレイン領域の形成を同時注入にて行っているため、 ゲート電極 のゲート絶縁膜近傍での空乏化、 および、 不純物のチャネル領域への突き抜けを 防止するような条件 （当然ゲート多結晶シリコン膜の膜厚 f に左右される） を満 たした上で、 上記ドランジス夕の性能 （短チャネル効果が起こりにくく、 かつ、 駆動電流が大きくなる） を向上させる条件を設定することである。 この様にそれ それのパラメ一夕が絡み合つているため、 非常に最適条件を求めることは困難な ように思える力 積み上げ層の拡散係数をシリコン基板 （単結晶シリコン） 中の 拡散係数に対して大きく設定することにより、 プロセス条件のマージンを非常に 大きくする事に本実施例では成功している。 つまり、 駆動電流を増大し、 短チヤ ネル効果を抑制し、 かつ素子の占有面積が加工可能な範囲で最小となるように、 まず、 a , b , c , dの値を設定すれば， f , gの値、 および、 イオン注入、 熱 処理等のプロセス条件は、 マージンを持って設定することが可能となる。
ここで、 積み上げ拡散層をェピ夕キシャルシリコン膜で形成した場合に対する 優位性を記述する。 積み上げ層から不純物を固層拡散さぜ、 浅いソース · ドレイ ン接合を形成するような構造では、 ゲート電極の高さ、 積み上げ領域の高さ、 ゲ ート電極側壁絶縁膜の厚さ等によって、 イオン注入、 熱処理条件等が変わってく る。 ここで、 積み上げ層を多結晶シリコン膜で形成した本実施例では、 ェピタキ シャルシリコン単結晶と比較し、 不純物の拡散係数を 1 0 ~ 1 0 0倍程度に大き くすることが可能となる （拡散係数は、 多結晶シリコン膜のグレインサイズによ り、 グレインサイズが小さいほど大きくなる） 。 つまり、 イオン注入、 熱処理条 件に対するマージンが大きくとれる。 しかし、 積み上げ層をェビタキシャルシリ コン膜で形成した従来例では、 ゲート多結晶シリコン膜と、 積み上げ層との拡散 係数が大きく異なり、 上記ゲート電極のゲート絶縁膜近傍での空乏化、 および、 不純物のチャネル領域への突き抜けを防止するような条件を満たした上で、 上記 トランジスタの性能 （短チャネル効果が起こりにくく、 かつ、 駆動電流が大きく なる） を向上させる条件を設定することは事実上不可能となる。 つまり、 ゲート 多結晶シリコン膜中の不純物の拡散は、 積み上げ層 （ェピタキシャル単結晶シリ コン層） 及び半導体単結晶基板中の拡散と比較して非常に拡散しやすいため、 ト ランジス夕がオフセットしないような条件で拡散させれば、 ゲート酸化膜に対し てボロンが突き抜け、 ボロンが突き抜けないような条件で拡散させれば、 オフセ ットトランジスタとなるためである。
また、 ゲート電極への同時ドーピングを行わないような場合においても （例え ば、 後述する第 4実施例の方法や、 燐拡散により、 すべてのゲートに同じ導電型 の不純物をドーピングする等の方法がある。 ただし、 この場合、 pチャネルトラ ンジス夕は、 埋め込みチャネル型トランジスタとなる。 ） 、 多結晶シリコン膜か ら熱拡散により単結晶シリコン （半導体基板） 中に不純物を拡散させ、 ソース - ドレイン領域を形成する方法では、 拡散係数の違いから半導体基板の活性領域表 面と、 堆積した多結晶シリコン膜の界面までは一瞬で不純物が拡散し、 界面から シリコン基板中への拡散は、 拡散係数が小さいため拡散が遅く、 このため、 積み 上げ層の高さのばらつき、 不純物イオン注入時の注入飛 ( R p ) のばらつき等 を緩和し、 ソース， ドレイン接合深さを均一に形成できる効果がある。 活性領域 に単結晶ェピタキシャルシリコン膜を成長させた場合、 積み上げられた単結晶ェ ピタキシャルシリコン中の不純物の拡散係数と、 半導体基板中の拡散係数がほぼ 同一であるため、 積み上げ層の高さのばらつき、 不純物イオン注入時の R のば らつきがそのままソース - ドレイン接合深さのばらつきに反映し、 トランジスタ 特性がばらつく結果となる。
次に、 図 1 5の工程に引き続いて、 図 1 6に示すように、 周知のサリサイドエ 程により、 ソース · ドレイン領域 3 1 1、 ゲート電極 3 0 6上部に高融点金属シ リサイド膜 3 1 4を選択的に形成すると同時に、 ゲート電極 3 0 6と、 浅いゥェ ル領域 3 0 4を高融点金属シリサイド膜 3 1 4を介して、 電気的に接続する。 本 実施例では、 高融点金属膜として、 チタン金属を使用しているが、 これに限るも のではなく、 他の高融点金属として、 コバルト、 ニッケル、 白金、 等でも良い。 このように、 本実施例は、 ソース ' ドレイン領域 3 1 1、 ゲート電極 3 0 6上部 すべてをサリサイド化できるため、 サリサイドのメリツトを最大限に発揮できる。 さらに、 何ら、 工程を追加することなく、 一般的なサリサイド工程を行うこと により、 同時に、 ゲ一ト電極 3 0 6と、 浅いゥエル領域 3 0 4を接続することが 可能となる。 本実施例では、 nチャネル型卜ランジス夕に関しては、 高濃度 n型 ゲート電極 3 0 6→高融点金属シリサイド膜 3 1 4 高濃度 p型拡散層コンタク ト領域 3 1 3→低濃度の p型の浅いゥエル領域 3 0 4の順で接続される。 また、 pチャネル型卜ランジス夕に関しては、 この逆で、 高濃度 p型ゲート電極 3 0 6 —高融点金属シリサイド膜 3 1 4→高濃度 n型拡散層コンタクト領域 3 1 3→低 濃度の n型の浅いゥエル領域 3 0 4の順で接続される。 いずれにせよ、 何ら、 付 加的な工程を追加することなく、 高濃度 p型ゲート電極 3 0 6と低濃度の n型浅 ぃゥエル領域 3 0 4、 及び、 高濃度の n型ゲート電極 3 0 6と低濃度の p型浅い ゥエル領域 3 0 4のォーミツグ接続が可能となる。 これは、 高融点金属シリサイ ド膜を形成する際に、 高融点金属と、 シリコンとの反応 際に、 横方向にシリサ イド膜が成長する性質を用いている。 つまり、 図 2 2に示すように、 ゲート酸化 膜 3 0 5が非常に薄いため、 コンタクト領域 3 1 3のシリサイド膜 3 1 4 1と、 ゲート電極の側壁のシリサイド膜 3 1 4 2が横方向に成長してつながる。
次に、 図 1 7に示すように、 周知の方法で層間絶緑膜 3 1 5を形成した後、 コ ン夕クト孔 3 1 6を層間絶縁膜の所望の位置に開口する。 コンタクト工程以降は、 周知の方法で、 配線工程を実施すればよい。 本実施例では、 コンタクト孔 3 1 6 は、 一部がソース . ドレイン領域 3 1 1にかかっていれば良く、 このような構造 により、 飛躍的に素子の占有面積を縮小することを可能とした。 本実施例では、 占有面積に対して表面積を大きくできるチャネル領域よりも上方に積み上がった ソース · ドレイン領域 3 1 1を形成しているため、 コンタクト孔 3 1 6の一部が 該ソース · ドレイン領域 3 1 1に掛かっているだけでも接触面積を大きく取るこ とが可能となり、 ソース · ドレイン領域 31 1の接合占有面積を縮小しながらで もコンタクト抵抗の増大を防ぐ効果がある。
具体的な素子占有面積の縮小は、 図 23で説明する。 図 23Aに示すように、 従来のトランジスタ素子のゲート長を L (一般的にゲート長 Lは、 最小加工寸法 で形成される） 、 ゲート幅を Wとした時、 従来のゲート電極一素子分離間マージ ンは、 2. 5 L〜3 L程度 （コンタクト開口径の幅 oと、 コンタクトとゲート電 極がショートしないためのァライメントマ一ジン と、 コンタク卜が素子分離領 域に接しないためのァライメントマ一ジン qを合計した幅） 必要であった。 これ に対して、 本実施例の DTMOSでは、 図 23 Bに示すように、 ゲート電極—素 子分離間マージンは、 上述したように 2/3 L (具体的には、 L=0. 24 m に対して、 a==0. 16 im) 程度でよく、 この効果により、 占有面積は、 従来 例の （2. 5 LX 2 +L-3LX 2+L) XWつまり、 6 LW〜 7 LWに対して、 本実施例では （2 3LX 2+L) XWつまり、 7Z3LWとなり、 7 18〜 1Z 3程度に素子 1つあたりの活性領域を縮小できる。 また、 接合寄生容量を、 4ノ 1 5~2Z9程度に小さくできる。 ただし、 当然、 LS Iとしては、 配線ピ ツチ、 コンタクトピッチ等の制約を受けるため、 これらのデザインにより最終的 な LS Iのチップ面積が左右され、 チップ面積そのものが 1 5程度になるもの ではない。
従来例での課題にて上述した、 0. 24 im加工ルールでの通常 M〇S FET の接合容量 4. 7に対して、 同じ 0. 24 zm加工ルールでのバルクシリコン基 板を用いたダイナミックしきい値トランジスタの CDR + CDF + C s + C SW/DW+ C depの容量が! ^一タル 28. 5であったが、 本実施例では、 寄生容量が 6. 4程 度に小さくおさまった。 この値に対して、 配線容量 Cwと、 ゲート容量 Ccの値 は非常に大きく、 既に、 回路トータルの容量から見れば、 無視できるくらいに小 さくすることが可能となった。 本実施例では、 パルク基板を用いたダイナミック しきい値トランジスタの例に関して説明しているが、 当然本実施例の製造方法は、
S O I基板にも適用できる物であり、 ゥエル工程が異なるだけである。
(第 4実施例）
第 4実施例では、 第 2実施例の構造を具体的に形成する第 2の方法に関して説 明する。 図 2 4〜図 2 9の Aは、 本発明の第 4実施例の工程順平面図である。 図 2 4〜図 2 9の Bは、 第 4実施例の図 2 4〜図 2 9の Aの A— A ' 線での垂直断 面図である。 図 2 4〜図 2 9の Cは、 第 4実施例の図 2 4〜図 2 9の Aの B— B ' 線での垂直断面図である。 本実施例では、 ゲート電極が高融点金属メタルと 多結晶シリコン膜よりなるプロセスで本実施例を実施している。
まず、 図 2 4に示すように、 第 3実施例と同様に、 半導体基板 4 0 1に素子分 離領域 4 0 2、 深いゥ: ル領域 4 0 3、 浅いゥエル領域 4 0 4、 ゲート酸化膜 4 0 5を形成した後、 多結晶シリコン膜 4 0 6を堆積し、 ゲート電極と浅いゥエル 領域 4 0 4とのコンタクトを取る領域にレジスト 4 0 7をマスクとして， コン夕 クト孔 4 0 8を開口し、 浅いゥエル領域 4 0 4と同導電型の不純物をイオン注入 し、 1 X 1 0 2 Qノ c m3以上の高濃度拡散層領域 4 0 9を形成する。
次に、 図 2 5に示すように、 多結晶シリコン膜 4 0 6のうち、 ゲート電極とな る領域に、 不純物をイオン注入し、 不純物拡散層領域 4 1 0を形成する。 本実施 例では、 表面チャネル型素子を形成するため、 nチャネル型トランジスタには、 燐イオン、 pチャネル型トランジスタには， ボロンイオンを注入している。 また、 表面チャネル C MO Sでは、 n導電型と、 p導電型の両タイプをゲート電極とな る領域の多結晶シリコン膜中に注入する必要があるため、 本実施例では、 先に行 つた浅いゥエル領域 4 0 4と同導電型の不純物をイオン注入し、 1 X 1 0 2 Q Z c m3以上の高濃度拡散層領域 4 0 9を形成する工程を、 ゲート電極への注入時 に行っても良い。 この時、 表面チャネル型 C MO Sでは、 ゲートの導電型と、 浅 ぃゥエル 4 0 4の導電型が別タイプとなるため、 nチャネルのゲートとなる領域 の多結晶シリコン膜への不純物注入の際に、 pチャネル用のコンタク卜注入を同 時に行い、 pチャネルのゲートとなる領域の多結晶シリコン膜への不純物注入の 際に、 ΓΊチャネル用のコンタクト注入を同時に行う必要がある。
次に、 図 26に示すように、 多結晶シリコン膜 406及び不純物拡散層領域 4 10上に窒化チタン膜 41 1、 タングステン金属 412、 絶縁膜 （本実施例では, シリコン窒化膜を堆積したか、 シリコン酸化膜等の絶縁膜でも良い） 413を順 次堆積する。 窒化チタン膜 41 1は、 多結晶シリコン膜 406と、 タングステン 金属 412が後の熱処理により反応しないように （反応するとタングステンシリ サイド膜が形成され抵抗が高くなる） する為である。 また、 窒 チタン膜の代わ りに、 窒化タングステン膜等でも良い。 上記多結晶シリコン膜 406と、 夕ング ステン金属 412の反応を防止する導電性膜であれば良い。 図 26 Cに示される ように高濃度拡散領域 409と導電性を有する窒化チタン膜 41 1がコンタクト 部では接続されている。
次に、 図 27に示すように、 シリコン窒化膜 413、 タングステン金属 412、 窒化チタン膜 41 1、 多結晶シリコン膜 406を順次エッチングし、 ゲート電極 414を形成した後、 ゲー卜電極側壁絶縁膜 415を形成する。 本実施例では、 窒化シリコン膜により、 ゲート電極側壁絶縁膜 41 5を形成したが、 シリコン酸 化膜とシリコン窒化膜の 2層膜でもよい。
なお、 本実施例では、 F=0. 18 jamルールで実施した。 このため， 本実施 例では、 第 3実施例で述べた a, b, c， dの値は、 それぞれ、 a = 0. 12 m、 b = 0. 03 im, c=±0. 06 μπι、 d = 0. 25 zmで設計した。 こ の結果、 ゲート電極及び、 その上の絶縁膜を含めたトータルの段差は， 200〜 300 nm程度でよい。
次に、 図 28に示す示す様に、 第 3実施例と同様に、 多結晶シリコン膜 416 を化学的気相成長法 （CVD法） により堆積する。 本実施例では、 300〜40 Onm程度堆積した。 そして、 上記多結晶シリコン膜をエッチングパックする。 エッチングバック条件は、 第 3実施例と同様である。 また、 第 3実施例と同様、 エッチングバックを行っただけでは、 ゲート電極の周囲に、 ゲート電極側壁絶縁 膜 4 1 5を介して多結晶シリコン膜が周囲に形成される。 このため、 上記多結晶 シリコン膜をソース ' ドレイン領域として利用するため、 ソース ' ドレイン領域 を分離する必要がある。 本実施例では、 ゲート電極側壁が基板面に対して垂直で ない際にも、 分離を確実にするため, 第 3実施例と同様に若干サイドエッチング の入る条件で行った。 ただし、 本実施例では、 既に、 ゲート電極と浅いゥエル領 域のコンタクト 4 0 8が既に形成されているので、 ソ一ス · ドレイン領域の分離 だけでよい。 また、 第 3実施例と同様、 ソース ' ドレイン領域形成のための不純 物イオン注入を行う力 本実施例では、 第 3実施例とは異なり、 ソース ' ドレイ ン領域へのドーピングのみをこの工程で行う。 さらに、 第 3実施例と同様、 周知 のサリサイド工程により、 ソース · ドレイン領域上部に高融点金属シリサイド膜 4 1 7を選択的に形成する。 本実施例では、 高融点金属膜として、 チタン金属を 使用しているが、 これに限るものではなく、 他の高融点金属として、 コバルト、 ニッケル、 白金、 等でも良い。 本実施例では、 ゲート電極は、 金属シリサイド膜 より低抵抗のタングステン金属で形成されており、 ゲート電極上部にはシリコン 酸化膜もしくは、 シリコン窆化膜が存在するため、 ソー ■ ドレイン領域のみが シリサイド化される。 このようにして図 2 8に示す半導体装置の構造が得られる。 次に、 図 2 9に示すように、 第 3実施例と同様、 周知の方法で層間絶縁膜 4 1 8を形成したのち、 コンタク卜孔 4 1 9を層間絶縁膜の所望の位置に開口する。 コンタクト工程以降は、 周知の方法で、 配線工程を実施すればよい。 本実施例で は、 コンタクト孔 4 1 9は、 一部がソース · ドレイン領域 4 1 6 Aにかかってい れば良く、 このような構造により、 飛躍的に素子の占有面積を縮小することを可 能とした。
また、 第 3実施例と比較しても、 本実施例では、 ゲート電極の上部に、 シリコ ン窒化膜 4 1 3が存在するため、 よりコンタクト孔 4 1 9を形成する位置の自由 度が増し、 ゲート電極 4 1 O Aにコンタクト孔がかかっても、 ソース · ドレイン 領域 4 1 6 Aとゲート電極 4 1 O Aがコンタク卜孔 4 1 9を介して短絡するよう なことはない。 このため、 コンタクト孔 4 1 9とゲート電極 4 1 O A間にショー トを防ぐためのマージン （ァライメントマ一ジンを含む） を設ける必要がなくな る。 具体的には、 層間絶縁膜 4 1 8の材料と、 ゲート電極 4 1 O A上部のシリコ ン窒化膜 4 1 3及び、 ゲート電極側壁絶縁膜 4 1 5の材料を変えることにより、 コンタクト孔 4 1 9開口のためのエッチングの際に層間絶縁膜 4 1 8の材料とゲ 一卜電極 4 1 0 A上部のシリコン窆化膜 4 1 3及び、 ゲート電極側壁絶縁膜 4 1 5の材料間で選択比がとれるようなエッチングで層間絶縁膜をェツチングすれば よい。 より具体的には、 ゲート電極 4 1 O A上部のシリコン窆化膜 4 1 3及び、 ゲート電極側壁絶縁膜 4 1 5をシリコン窒化膜とし， 層間絶縁膜 4 1 8をボロン と燐を含むシリケ一トガラス等で形成すれば、 コンタクトエッチングをフロロ力 一ボン系のガスを用いてエッチングすることにより、 シリコン窒化膜とボロンと 燐を含むシリゲートガラス膜のエッチング選択比を 1 ： 1 0 ~ 1 0 0以上にする ことが可能となる。 該条件によりコンタクト開口時のエッチングを行えば、 ゲ一 ト電極 4 1 0 Aが露出しないようにできる - 上記選択比を持たせたコンタク卜エッチングは、 素子 離領域 4 0 2と層間絶 縁膜 4 1 8の関係でも成り立つ。 たとえば、 上記第 3実施例や、 本実施例では、 素子分離領域 4 0 2に一部コンタク卜孔が接してるが、 もし、 層間絶縁膜 4 1 8 を構成する絶縁膜材料と、 素子分離領域 4 0 2を構成する絶縁膜材料のコンタク トエッチングに対するエッチングレートに差がなければ、 コンタクトエッチング 時に素子分離領域 4 0 2に穴があくことになる。 この問題を解決するためには、 例えば、 少なくとも素子分離領域 4 0 2を構成する絶縁膜の表面を、 第 3実施例 の様に窒化シリコン膜などの層間絶縁膜 4 1 8に対してエッチング選択比を持つ ような材料で構成すればよい。
上述した第 3及び第 4実施例における上記多結晶シリコン膜より成る積み上げ 層のグレインサイズは、 ソース ' ドレイン領域 4 1 6 Aの占有面積と比較し、 十 分小さいことが望ましい。 第 3及び第 4実施例にて上述したように、 プロセスマ 一ジン （ソース， ドレインのための不純物イオン注入条件、 熱処理条件等のマー ジン） を大きくし、 トランジスタ素子特性をばらっかないようにするためには、 シリコン基板に対する上記多結晶シリコン膜より成る積み上げ層の拡散係数は、 2倍以上に大きい方がよい （好ましくは、 シリコン単結晶中の拡散係数の 1 0倍 以上） 。 多結晶シリコン膜中の不純物の拡散を考えた場合、 膜中にグレインバウ ンダリ （粒界） が多い程拡散が促進される。 つまり、 ソース ' ドレイン領域 4 1 6 Aの占有面積に対して、 十分グレインサイズを小さくする必要がある。 F = 0 . 2 4 mのような比較的大きなルールでさえ、 上述したゲート—素子分離マージ ンは、 0 . 1 6 t m程度に設計するため、 多結晶シリコン膜のグレインサイズは、 好ましくは、 5 0 n m以下である事が望ましい。 また、 グレインが柱状結晶であ れば、 なお良い。 柱状結晶の場合、 下方向への拡散が非常に早くなるためである。 上述した第 3及び第 4実施例では、 積み上かったソース · ドレイン領域 4 1 6 Aを形成する材料として、 多結晶シリコン膜を用いている。 その他の材料として、 シリコンゲルマ膜 （多結晶） 等を用いても良い。 また、 上記シリコン、 シリコン ゲルマ （S i x G e y) 膜のアモルファス単層膜、 ァモル 7ァスと多結晶の 2層 膜等を用いても良い。 シリコンゲルマを用いた場合， シリコンと比較し不純物の 活性化率の向上効果がある。
上記実施例では、 S O I基板や、 バルクシリコン基板を前提に説明を行ってい るが、 これに限るものではない。 例えば、 S i C基板や、 サファイア基板等、 別 の基板材料を用いても、 本実施例の構造は、 そのまま適用できる。
(第 5実施例）
本実施例の半導体素子は、 素子分離領域と活性領域に大別された半導体基板上 に形成された M I S型半導体素子である。 本実施形態の半導体素子においては、 第 1乃至第 4実施形態と同様に、 一つの活性領域に対して 1本のゲート電極が設 けられる場合、 ゲート電極長手方向に対する垂直方向 （ゲート長方向） に沿って ゲート電極から素子分離領域までの幅が a (図 1 8を参照） と規定される。 ある いは、 一つの活性領域に対して複数本のゲート電極が並設される場合、 ゲート電 極長手方向に対する垂直方向 （ゲート長方向） に沿って素子分離領域に最も近い ゲー卜電極から素子分離領域までの幅が aと規定される。
また、 本実施形態の半導体素子においては、 第 1乃至第 4実施形態と同様に、 シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を 形成する工程と、 ゲート絶縁膜， ゲート電極， ゲート側壁絶縁膜を順次形成する 工程と、 幅 aの値よりも厚い膜厚の多結晶シリコン膜を被着する工程と、 ゲート 電極上部の多結晶シリコン膜が無くなるまで異方性エッチングを行う工程によつ て形成される形状をソース · ドレイン領域が有する。
しかしながら、 本実施形態の半導体装置は、 第 1乃至第 4実施例とは異なる形 状である。
第 1乃至第 4実施例では、 図 1 8に於いて、 a > dを規定しているが、 ゲート 電極 3 0 6と隣り合うゲート電極間の距離 tと、 サイドウオールの幅 dに関して は、 言及していない。 当然、 第 3及び第 4実施例の方法で形成すれば、 各ゲート 電極間の距離 tが tぐ 2 dとなれば、 ゲート電極 3 0 6に'向かって膜厚が漸次大 きくなる様な形状にソース · ドレイン領域 3 1 1が形成されない。
つまり、 例えば第 3及び第 4実施例の方法で形成すれば、 tぐ 2 dの場合は、 図 3 O Aで示すように、 各ゲート電極 5 0 6間に多結晶シリコン膜が埋り込む形 状となる。
図 3 O Aは、 S O I基板での例であるので、 ソース · ドレイン領域 5 1 1下に すぐシリコン酸化膜が存在し、 このため 2つのトランジスタのボディー領域 5 0 4 Aは、 共通のソース · ドレイン領域 5 1 1により分離されており、 短絡するこ とはない。 ただし、 ソース ' ドレイン領域 5 1 1が無いそれぞれの活性領域間つ まり、 ゲート電極 5 0 6とボディ一領域 5 0 4 Aとのコンタクトを形成するそれ ぞれの領域間には、 素子分離領域を設ける必要である。 この場合、 図 3 0 Bの様 な回路となり、 隣り合う各トランジスタのソース · ドレイン領域 5 1 1が共通と なる。
これらトランジスタの直列接続は、 回路上良く用いられるものである。 また、 バルク基板で上記トランジスタの直列接続を行う場合、 浅いゥエル領域 5 0 4が トランジスタごと分離されるように、 図 3 1のように、 各ゲート電極 5 0 6間に 素子分離領域 5 0 2を設ける必要がある。 逆に、 ソース · ドレイン領域 5 1 1を 分離する必要がある場合で、 t < 2 dであれば、 図 3 2のように、 ソース ' ドレ イン領域 5 1 1を分離するためのエッチングを行う必要がある。 工程的には、 第 3実施例もしくは第 4実施例で示したように、 ソース領域とドレイン領域に分離 するエッチング工程を行えばよい。 また、 図 3 3に示すように、 ダミーゲート 5 0 6 Dを配置し、 隣接するソース、 ドレイン間の短絡を防止する方法もある。 産業上の利用可能性
以上述べたように本発明を用いれば、 S O I基板を用いた， ダイナミックしき い値トランジスタにおいて、 大きな課題となる、 ソース ' ドレイン領域の低抵抗 化を達成することが可能となる。 また、 占有面積の大幅^小も可能となる。 更に、 バルク基板を用いたダイナミックしきい値トランジスタにおいて、 S〇 I基板と同様に、 ソース - ドレイン領域の占有面積を縮小し、 かつ、 ソース - ド レイン領域の寄生抵抗を減少させると共に、 バルク基板を用いたダイナミックし きい値トランジスタにおける、 大きな課題である接合容量の増大 （ダイナミック しきい値を採用しない通常 MO S F E Tと比較し、 接合面積が同じ場合、 ダイナ ミックしきい値を採用した D TMO Sでは、 ゲー卜電極と浅いゥエル領域との短 絡により、 約 3倍程度以上に接合寄生容量大きくなる） に対して、 約 2 Z 1 5〜 2 Z 9程度にまで縮小する。
これらの効果により、 素子の相互コンダクタンスを大幅に大きくし、 駆動電流 を増大させると共に、 C R時定数を大幅に小さくすることが可能となり、 低電源 電圧で、 高速動作が可能となり、 大幅な低消費電力化が達成できる効果がある。 詳しくは、 本発明では、 活性領域上のソース ' ドレイン領域の占有面積に対し、 表面積を大きくすることが可能となるため、 ソース ' ドレイン領域上の上部配線 とのコンタクトに於いて、 接触面積を大きくし、 コンタクト抵抗を下げる効果が ある。 また、 チャネル領域からコンタクト孔までの距離が、 著しく近く、 電流が 流れる高抵抗の不純物拡散層領域の距離が非常に短く、 寄生抵抗が非常に小さく なる効果がある。
さらに、 コンタクトの大きさに囚われず、 素子の占有面積、 特にソース - ドレ イン領域の占有面積を縮小できるため、 ソース ' ドレイン領域と半導体基板 （一 般的な通常 C MO Sの場合、 ソース · ドレイン領域と逆導電型のゥエル領域） と の接合面積を、 コンタク卜抵抗を犠牲にすることなく小さくすることが可能とな り、 接合容量を劾果的に低減する効果がある。
つまり， 本構造では、 コンタクト抵抗を犠牲にすることなく、 占有面積の縮小 化、 寄生容量 （接合容量） の低減、 寄生抵抗の低減が可能となり、 非常に大きな 相互コンダクタンスを得る （つまり大きな卜ランジス夕駆動電流を得る） ことが できるとともに、 充電にようするチャージ （電荷） の量が少なくなり （つまり、 C MO S L S Iでは、 回路のスピードはトランジスタ駆動電流に比例し、 負荷容 量に反比例するため、 負荷容量の一部である接合容量を低減することにより負荷 を充電するために必要なチャージ （電荷） の量が少なくて済むため） 、 本発明を 用いて設計した回路の動作速度が向上する効果がある。
本発明では前述したように電流の流れ道に占める抵抗の高い領域の割合が、 非 常に少なく、 通常の構造と比較し、 ソース · ドレイン領域の寄生抵抗が減少する。 さらに、 チャネル領域近傍のソース · ドレイン領域から、 コンタクトに近づく程 電流の流れる経路が広がり、 この効果からも、 非常に寄生抵抗が小さくなる。 こ れらの効果により， 素子の電流駆動能力が増加し、 相互コンダク夕ンスが向上す る。 また、 本発明を用いれば、 トランジスタのチャネル領域に対して， ソース ' ド レイン不純物拡散層領域の接合深さを浅く形成することが容易に可能となる。 こ の作用により、 効果的に短チャネル効果を防止することが可能となる効果がある。 また、 ェピタキシャル成長技術を用いなくとも、 上記浅い接合を実現すること ができ、 短チャネル効果の抑制ができる。 さらに、 ェピタキシャル成長技術に比 ベて拡散の制御が容易となり、 素子のばらつきが少なくなる効果がある。 また、 ソース， ドレイン領域を形成後には、 活性領域が露出しないため、 エッチングや ィオン注入時にダメージが入らないという効果がある。
また、 一実施形態によれば、 不純物を拡散させ、 活性化させる熱処理を行った 際に、 積み上げ層と、 半導体基板との界面までは、 拡散が非常に早く、 半導体基 板中の拡散が遅いので、 チャネル領域より下の領域に位置するソース ' ドレイン 領域の深さが、 積み上げ領域の高さのばらつきに作用されにくくなり、 上記浅い 接合を制御良く形成できる効果がある。
また、 本構造では、 半導体装置の製造時に問題となる、 ゲートの垂直段差によ る、 歩留まりの低下が抑制される効果がある。 例えば、 層間絶縁膜の平坦化が容 易に行える。 また、 ゲートの垂直段差がある場合、 自己整合コンタクト （S A C ) 工程でのコンタクトエッチングの際に、 エッチストッパー層において、 ゲ一 ト垂直段差部でのエッチングレートの増加がおこり、 コンタクト不良につながる という問題があるが、 本構造では発生しないという効果がある。
一実施形態によれば、 ゲート電極上の多結晶シリコン膜が無くなる様なエッチ ング量を設定することにより、 本発明のような積み上げソース · ドレイン領域を 簡単に形成することができる。 このとき、 ゲ一卜電極から素子分離領域までの距 離 （ソース · ドレイン領域の幅） よりも、 膜厚の厚い多結晶シリコン膜を堆積し ているため、 シリコン基板が露出することはなく、 シリコン基板は、 異方性エツ チングバックによって、 ダメージを受ける事は無い。 異方性エッチングによって 形成されるゲ一ト電極側壁の積み上げ層の端は、 必ずシリコンエッチングに対し て耐性のある材料で形成された素子分離領域上に延在する構造が形成される。 また、 一実施形態によれば、 ソース、 ドレイン、 ゲート電極上のサリサイドエ 程により、 自動的に、 ゲート電極と、 ボディーもしくは、 浅いゥエル領域との接 続が行われるため、 工程が簡略化できる効果がある。
また、 一実施形態によれば、 異方性エッチングバックによって形成された多結 晶シリコン膜をソース領域とドレイン領域に分離するためのエッチングの際に、 ゲート電極と、 ボディーもしくは， 浅いゥエル領域との接続を行うためのコンタ クトエッチングを同時に行う為に、 工程が簡略化できる効果がある。
また、 一実施形態によれば、 ソース領域、 ドレイン領域、 ゲート電極へのドナ 一、 もしくはァクセプタとなる不純物の導入は、 イオン注入工程により同時に行 うことを特徴とする。 このため、 イオン注入工程を少なくした表面チャネル型素 子を形成することが可能となる。 上述した様に、 上記半導体基板上に積み上げら れたソース · ドレイン領域を構成する積み上げ層中の不純物の拡散係数が、 上記 半導体基板中の不純物の拡散係数よりも大きい材料によって、 半導体基板上に積 み上げられていることを特徵としているため、 ゲート電極への不純物ドーピング と、 ソース ' ドレイン領域への不純物ドーピングを同時に行っても、 ゲート空乏 化や、 不純物の突き抜け、 また、 チャネル領域に対してソース ' ドレイン領域が 届かない （不純物の拡散が進行しない） オフセット構造とならない素子を制御良 く形成することが可能となっている。
また、 一実施形態によれば、 C M O Sプロセスにてソース ' ドレイン領域のィ オン注入工程を行えば、 同時に上記ゲート電極と、 ボディ一もしくは、 浅いゥェ ル領域との接続のためのイオン注入工程も行えるため、 工程が簡略化できる効果 がある。

Claims

請求の範囲
1 . 半導体基板と、
前記半導体基板内に形成された素子分離領域と、
前記素子分離領域間に形成された第 1導電型の半導体層と、
前記第 1導電型の半導体層上に形成されたゲ一ト絶縁膜と、
前記ゲ一ト絶縁膜上に形成されたゲー卜電極と、
前記ゲート電極の側壁に形成されたゲー卜電極側壁絶縁膜と、
前記ゲー卜電極側壁絶縁膜に隣接し、 前記素子分離領域の一部を覆うように、 形成されたソース領域及び Zまたはドレイン領域となる第 2導電型の半導体層と を、 備えた半導体装置であって、
前記ゲート電極と前記第 1導電型の半導体層とは電気的に接続されており、 前記第 2導電型の半導体層は、 前記第 1導電型の半導体層より上方に存在する ように形成され、 前記第 2導電型の半導体層の厚さは素子分離領域からゲート電 極に向かつて漸次大きくなることを特徵とする半導体装置。
2 . 半導体基板と、
前記半導体基板内に形成された第 2導電型の深いゥエル領域と、
前記半導体基板内に形成された素子分離領域と、
前記素子分離領域間で、 第 2導電型の深いゥエル領域中に形成された第 1導電 型の浅いゥエル領域と、
前記第 1導電型の浅いゥエル領域上に形成されたゲート絶縁膜と、
前記ゲ一ト絶縁膜上に形成されたゲー卜電極と、
前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、
前記ゲー卜電極側壁絶縁膜に隣接し、 前記素子分離領域の一部を覆うように、 形成されたソース領域及び Zまたはドレイン領域となる第 2導電型の半導体層と を、 備えた半導体装置であって、 前記ゲート電極と前記第 1導電型の浅いゥエル領域とは電気的に接続されてお り、
前記第 2導電型の半導体層は、 前記第 1導電型の浅いゥエル領域より上方に形 成され、 前記第 2導電型の半導体層の厚さは素子分離領域からゲ一ト電極に向か つて漸次大きくなること特徴とする半導体装置。
3. 前記ソース領域及び Zまたはドレイン領域と電気的に接続する上部配線を形 成するためのコンタクト孔を有する半導体装置において、
前記ゲー卜電極の長手方向に対して垂直断面で、 ゲート電極から離れた方に位 置する前記コンタクト孔の端から前記ゲート電極までの間隔は、 前記ゲー卜電極 の端から前記素子分離領域までの間隔よりも大きいことを特徵とする上記請求項 1又は 2に記載の半導体装置。
4. 前記ソース領域及び Zまたはドレイン領域と電気的に接続する上部配線を形 成するためのコンタクト孔を有する半導体装置において、
前記ゲート電極の長手方向に対して垂直断面で前記コンタクト孔の開口部の幅 は、 前記ゲート電極の端から前記素子分離領域までの間隔よりも大きいことを特 徵とする上記請求項 1又は 2に記載の半導体装置。
5 . .前記ゲート電極長手方向に対する垂直方向に関して、 前記ゲート電極の端か ら前記素子分離領域までの間隔は、 前記ゲート電極の幅よりも、 小さいことを特 徵とする上記請求項 1又は 2に記載の半導体装置。
6 . 前記ソース及び またはドレイン領域を構成する第 2導電型の半導体層中の 不純物の拡散係数が前 ΐ己半導体基板中の不純物の拡散係数よりも大きい材料から なる第 2導電型の半導体層であることを特徴とする請求項 1又は 2に記載の半導 体装置。
7 . 前記ゲート電極及び前記第 2導電型の半導体層は、 表面側に高融点金属シリ サイド膜と、 基板側に多結晶シリコン膜とから構成される 2層膜であることを特 徵とする請求項 1又は 2に記載の半導体装置。
8 . 表面が第 1導電型の半導体層からなる基板上に、 シリコンエッチングに対し て耐性のある材料で素子分離領域を形成する工程と、
前記第 1導電型の半導体層上に、 ゲート絶縁膜、 ゲート電極、 ゲート側壁絶縁 膜を順次形成する工程と、
前記ゲート電極から前記素子分離領域までの距離よりも膜厚の大きな多結晶シ リコン膜を基板全面に形成する工程と、
前記ゲート電極の上部に形成された前記多結晶シリコン膜が無くなるまで異方 性エッチングを行う工程と、 を有することを特徴とする半導体装置の製造方法。
9 . シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領 域を形成する工程と、
深い第 2導電型のゥエル領域と、 前記深い第 2導電型のゥエル領域内に浅い第 1導電型のゥエル領域を形成する工程と、
前記第 1導電型のゥエル領域上に、 ゲート絶縁膜、 ゲート電極、 ゲート側壁絶 縁膜を順次形成する工程と、
前記ゲート電極から前記素子分離領域までの距離よりも膜厚の大きな多結晶シ リコン膜を形成する工程と、
前記ゲート電極の上部に形成された前記多結晶シリコン膜が無くなるまで異方 性エッチングを行う工程と、 を有することを特徵とする半導体装置の製造方法。
1 0 . 表面が第 1導電型の半導体層からなる基板上に、 シリコンエッチングに対 して耐性のある材料で素子分離領域を形成する工程と、
前記第 1導電型の半導体層上に、 ゲート絶縁膜、 ゲート電極、 ゲート側壁絶縁 膜を順次形成する工程と、
前記ゲート電極から前記素子分離領域までの距離よりも膜厚の大きな多結晶シ リコン膜を基板全面に形成する工程と、
前記ゲート電極の上部に形成された前記多結晶シリコン膜が無くなるまで異方 性エッチングを行う工程と、 ソース領域とドレイン領域とを電気的に分離するために前記多結晶シリコン膜 の一部を除去する工程と、
前記ゲ一ト電極と前記第 1導電型の半導体層とのコンタクト領域に相当するゲ ―ト電極の一部を除去する工程と、
前記ゲート電極の一部を除去することにより新たに露出した領域のゲート絶縁 膜を除去し、 第 1導電型の半導体層表面を露出する工程と、
前記ソース領域、 ドレイン領域及びゲー卜電極上に高融点金属シリサイド膜を 形成すると同時に、 前記露出した第 1導電型の半導体層表面に高融点金属シリサ イド膜を形成し、 ゲート電極と第 1導電型の半導体層を短絡する工程と、 を備え ることを特徵とする半導体装置の製造方法。
1 1 . シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離 領域を形成する工程と、
深い第 2導電型のゥエル領域と、 前記深い第 2導電型のゥエル領域内に浅い第 1導電型のゥエル領域を形成する工程と、
前記第 1導電型のゥエル領域上に、 ゲート絶縁膜、 ゲート電極、 ゲート側壁絶 縁膜を順次形成する工程と、
前記ゲート電極から前記素子分離領域までの距離よりも膜厚の大きな多結晶シ リコン膜を基板全面に形成する工程と、
前記ゲ一ト電極の上部に形成された前記多結晶シリコン膜が無くなるまで異方 性エッチングを行う工程と、
ソース領域とドレイン頜域とを電気的に分離するために前記多結晶シリコン膜 の一部を除去する工程と、
前記ゲー卜電極と前記第 1導電型のゥエル領域とのコン夕ク卜領域に相当する ゲート電極の一部を除去する工程と、
前記ゲート電極の一部を除去することにより新たに露出した領域のゲート絶縁 膜を除去し、 第 1導電型のゥエル領域表面を露出する工程と、 前記ソース頜域、 ドレイン領域及びゲ一ト電極上に高融点金属シリサイド膜を 形成すると同時に、 前記露出した第 1導電型の半導体層表面に高融点金厲シリサ イド膜を形成し、 ゲート電極と第 1導電型の半導体層を短絡する工程と、 を備え ることを特徵とする半導体装置の製造方法。
1 2 . 前記ソース領域とドレイン領域とを電気的に分離するために前記多結晶シ リコン膜の一部を除去する工程と， 前記ゲート電極と前記第 1導電型のゥエル領 域とのコンタク卜領域に相当するゲート電極の一部を除去する工程とは、 同時に 行なわれることを特徴とする請求項 1 0又は 1 1に記載の半導体装置の製造方法。
1 3 . 前記ソース領域、 ドレイン領域及びゲート電極へのドナー、 もしくはァク セプ夕となる不純物の導入の工程を有し、 前記不純物の導入の工程では、 イオン 注入工程により同時に行うことを特徵とする半導体装置の請求項 1 0又は 1 1に 記載の半導体装置の製造方法。
1 4. 半導体装置は C MO Sであって、
πチャネル型半導体装置のソース領域、 ドレイン領域及びゲート電極へのドナ 一不純物の導入工程の際に、 pチャネル型半導体装置の、 ゲート電極と II型導電 型の浅いゥエル領域もしくは半導体基板とを短絡させるための、 コンタクト領域 へのドナー不純物注入を同時に行う工程と、
Pチャネル型半導体装置のソース領域、 ドレイン領域、 ゲート電極へのァクセ プタ不純物の導入工程の際に、 nチャネル型半導体装置の、 ゲート電極と p型導 電型の浅いゥエル領域もしくは半導体基板とを短絡させるための、 コンタクト領 域へのァクセプ夕不純物注入を同時に行う工程と、 を含むことを特徵とする請求 項 1 3に記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001050536A1 (fr) * 2000-01-07 2001-07-12 Sharp Kabushiki Kaisha Dispositif semi-conducteur, son procede de fabrication et dispositif de traitement de l'information
JP2003031697A (ja) * 2001-07-19 2003-01-31 Sharp Corp スタティック型ランダムアクセスメモリ装置及びその製造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3523093B2 (ja) * 1997-11-28 2004-04-26 株式会社東芝 半導体装置およびその製造方法
EP1100128B1 (en) * 1998-06-30 2009-04-15 Sharp Kabushiki Kaisha Method of manufacture of a semiconductor device
US6617226B1 (en) * 1999-06-30 2003-09-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
KR100372643B1 (ko) * 2000-06-30 2003-02-17 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 제조방법
JP4614522B2 (ja) * 2000-10-25 2011-01-19 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2002237575A (ja) * 2001-02-08 2002-08-23 Sharp Corp 半導体装置及びその製造方法
WO2003009385A1 (fr) * 2001-07-19 2003-01-30 Sharp Kabushiki Kaisha Dispositif a semi-conducteur, dispositif de stockage a semi-conducteur et procedes de production associes
JP4193097B2 (ja) 2002-02-18 2008-12-10 日本電気株式会社 半導体装置およびその製造方法
JP2003332582A (ja) * 2002-05-13 2003-11-21 Toshiba Corp 半導体装置及びその製造方法
US6900091B2 (en) * 2002-08-14 2005-05-31 Advanced Analogic Technologies, Inc. Isolated complementary MOS devices in epi-less substrate
JP2004128121A (ja) * 2002-10-01 2004-04-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004319853A (ja) * 2003-04-17 2004-11-11 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004342889A (ja) * 2003-05-16 2004-12-02 Sharp Corp 半導体記憶装置、半導体装置、半導体記憶装置の製造方法、および携帯電子機器
US7137089B1 (en) * 2004-09-01 2006-11-14 National Semiconductor Corporation Systems and methods for reducing IR-drop noise
US20060118869A1 (en) * 2004-12-03 2006-06-08 Je-Hsiung Lan Thin-film transistors and processes for forming the same
CN1945852A (zh) * 2005-10-06 2007-04-11 松下电器产业株式会社 半导体装置及其制造方法
US7659579B2 (en) 2006-10-06 2010-02-09 International Business Machines Corporation FETS with self-aligned bodies and backgate holes
US7534689B2 (en) * 2006-11-21 2009-05-19 Advanced Micro Devices, Inc. Stress enhanced MOS transistor and methods for its fabrication
US7863143B2 (en) * 2008-05-01 2011-01-04 International Business Machines Corporation High performance schottky-barrier-source asymmetric MOSFETs
CN104425522B (zh) * 2013-09-10 2017-10-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US9728637B2 (en) * 2013-11-14 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanism for forming semiconductor device with gate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0374848A (ja) * 1989-08-16 1991-03-29 Hitachi Ltd 半導体装置及びその製造方法
JPH0685262A (ja) * 1992-09-07 1994-03-25 Nec Corp 電界効果トランジスタおよびその製造方法
JPH1022462A (ja) * 1996-06-28 1998-01-23 Sharp Corp 半導体装置及びその製造方法
JPH10335660A (ja) * 1997-06-05 1998-12-18 Nec Corp 半導体装置およびその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4462040A (en) * 1979-05-07 1984-07-24 International Business Machines Corporation Single electrode U-MOSFET random access memory
US4409723A (en) * 1980-04-07 1983-10-18 Eliyahou Harari Method of forming non-volatile EPROM and EEPROM with increased efficiency
US4467518A (en) * 1981-05-19 1984-08-28 Ibm Corporation Process for fabrication of stacked, complementary MOS field effect transistor circuits
US4555721A (en) * 1981-05-19 1985-11-26 International Business Machines Corporation Structure of stacked, complementary MOS field effect transistor circuits
US4445267A (en) * 1981-12-30 1984-05-01 International Business Machines Corporation MOSFET Structure and process to form micrometer long source/drain spacing
JPH0732124B2 (ja) 1986-01-24 1995-04-10 シャープ株式会社 半導体装置の製造方法
JPH063812B2 (ja) * 1987-07-13 1994-01-12 株式会社東芝 半導体装置の製造方法
US5303185A (en) * 1988-02-05 1994-04-12 Emanuel Hazani EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells
US5314835A (en) 1989-06-20 1994-05-24 Sharp Kabushiki Kaisha Semiconductor memory device
US5234847A (en) * 1990-04-02 1993-08-10 National Semiconductor Corporation Method of fabricating a BiCMOS device having closely spaced contacts
US5168072A (en) * 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
JPH06326262A (ja) * 1992-05-22 1994-11-25 Seiko Instr Inc 半導体装置及びその製造方法
KR0132281B1 (ko) 1992-12-21 1998-04-11 쓰지 하루오 반도체 장치의 형성방법
US6107194A (en) * 1993-12-17 2000-08-22 Stmicroelectronics, Inc. Method of fabricating an integrated circuit
US5559368A (en) 1994-08-30 1996-09-24 The Regents Of The University Of California Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation
JP2964925B2 (ja) * 1994-10-12 1999-10-18 日本電気株式会社 相補型ｍｉｓ型ｆｅｔの製造方法
EP0718881B1 (en) * 1994-12-20 2003-07-16 STMicroelectronics, Inc. Isolation by active transistors with grounded gates
US5960319A (en) 1995-10-04 1999-09-28 Sharp Kabushiki Kaisha Fabrication method for a semiconductor device
US6060723A (en) * 1997-07-18 2000-05-09 Hitachi, Ltd. Controllable conduction device
US5773331A (en) * 1996-12-17 1998-06-30 International Business Machines Corporation Method for making single and double gate field effect transistors with sidewall source-drain contacts
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
EP1100128B1 (en) * 1998-06-30 2009-04-15 Sharp Kabushiki Kaisha Method of manufacture of a semiconductor device
US6172405B1 (en) 1998-07-17 2001-01-09 Sharp Kabushiki Kaisha Semiconductor device and production process therefore
JP2000353804A (ja) * 1999-06-11 2000-12-19 Mitsubishi Electric Corp 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0374848A (ja) * 1989-08-16 1991-03-29 Hitachi Ltd 半導体装置及びその製造方法
JPH0685262A (ja) * 1992-09-07 1994-03-25 Nec Corp 電界効果トランジスタおよびその製造方法
JPH1022462A (ja) * 1996-06-28 1998-01-23 Sharp Corp 半導体装置及びその製造方法
JPH10335660A (ja) * 1997-06-05 1998-12-18 Nec Corp 半導体装置およびその製造方法

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
KOTAKI H., ET AL.: "ADVANCED TRENCH AND LOCAL OXIDATION OF SILICON (LOCOS) ISOLATION TECHNOLOGY FOR ULTRA-LOW-POWER BULK DYNAMIC THRESHOLD METAL OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR (B-DTMOS).", JAPANESE JOURNAL OF APPLIED PHYSICS, JAPAN SOCIETY OF APPLIED PHYSICS, JP, vol. 36., no. 12B, PART 01., 1 December 1997 (1997-12-01), JP, pages 7660 - 7664., XP002920079, ISSN: 0021-4922, DOI: 10.1143/JJAP.36.7660 *
KOTAKI H., ET AL.: "NOVEL BULK DYNAMIC THRESHOLD VOLTAGE MOSFET (B-DTMOS) WITH ADVANCED ISOLATION (SITOS) AND GATE TO SHALLOW-WELL CONTACT (SSS-C) PROCESSES FOR ULTRA LOW POWER DUAL GATE CMOS.", INTERNATIONAL ELECTRON DEVICES MEETING 1996. TECHNICAL DIGEST.IEDM 96. SAN FRANCISCO, DEC. 8 - 11, 1996., NEW YORK, IEEE., US, 1 January 1996 (1996-01-01), US, pages 459 - 462., XP002920080, ISBN: 978-0-7803-3394-9 *
See also references of EP1100128A4 *
WANN C., ET AL.: "CHANNEL PROFILE OPTIMIZATION AND DEVICE DESIGN FOR LOW-POWER HIGH-PERFORMANCE DYNAMIC-THRESHOLD MOSFET.", INTERNATIONAL ELECTRON DEVICES MEETING 1996. TECHNICAL DIGEST.IEDM 96. SAN FRANCISCO, DEC. 8 - 11, 1996., NEW YORK, IEEE., US, 1 January 1996 (1996-01-01), US, pages 113 - 116., XP002920081, ISBN: 978-0-7803-3394-9 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001050536A1 (fr) * 2000-01-07 2001-07-12 Sharp Kabushiki Kaisha Dispositif semi-conducteur, son procede de fabrication et dispositif de traitement de l'information
EP1246258A1 (en) * 2000-01-07 2002-10-02 Sharp Kabushiki Kaisha Semiconductor device, method of manufacture thereof, and information processing device
US6825528B2 (en) 2000-01-07 2004-11-30 Sharp Kabushiki Kaisha Semiconductor device, method of manufacture thereof, and information processing device
US7176526B2 (en) 2000-01-07 2007-02-13 Sharp Kabushiki Kaisha Semiconductor device, method for producing the same, and information processing apparatus
EP1246258A4 (en) * 2000-01-07 2007-07-18 Sharp Kk SEMICONDUCTOR ARRANGEMENT, ITS MANUFACTURING METHOD AND INFORMATION PROCESSING ARRANGEMENT
JP2003031697A (ja) * 2001-07-19 2003-01-31 Sharp Corp スタティック型ランダムアクセスメモリ装置及びその製造方法

Also Published As

Publication number Publication date
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