JP2005026545A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ソース／ドレイン領域に導電体を積み上げた構造の半導体装置において、ゲート電極とソース／ドレイン領域に纏わる容量及びソース／ドレイン領域に纏わる接合容量を低減できる半導体装置を提供する。
【解決手段】半導体基板１０１と、活性領域と素子分離領域１０２と、上記活性領域上に形成されたゲート絶縁膜１０５と、上記ゲート絶縁膜１０５上に形成されたゲート電極１０６と、ソース／ドレイン領域に活性領域とゲート絶縁膜１０５が接する面より上部に導電体とを備える。上記導電体は、ゲート電極１０６近傍に位置している膜厚の薄い半導体層１１２と膜厚の厚い半導体層１１３から構成されている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。より具体的には、ソース／ドレイン領域が導電体により積み上がった構造で、ゲート電極とソース／ドレイン領域とに纏わる容量を低減する素子構造及びその製造方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの高集積化は留まることなく進展し、ＬＳＩ（大規模集積回路）を構成するＭＯＳ（メタル・オキサイド・セミコンダクタ）トランジスタは、ますます微細化されてきている。ＭＯＳトランジスタの微細化に伴って、短チャネル効果によるパンチスルーやオフリーク電流の増大といった特性劣化が問題になっている。このような問題を解決する方法の一つとして、トランジスタのチャネル領域に隣接するソース／ドレイン領域の接合深さを浅くする方法がある。この浅い接合を実現するため、ゲート電極の両側に、ゲート電極側壁絶縁膜を介して、チャネル領域よりも上方に積み上げられたソース／ドレイン領域（積み上げ拡散層）を形成した構造の第１の半導体装置（ＭＯＳトランジスタ）が提案されている（例えば、特許文献１参照）。
【０００３】
この第１の半導体装置の概略構造を図６に示す。図６（ａ）は、その平面レイアウトを示し、図６（ｂ）は、図６（ａ）におけるＡ−Ａ’方向の断面を示している。図６（ａ）ではコンタクト孔３１２の位置関係を明確にするために層間絶縁膜３１１は省略している。また、図６（ａ）において点線で示した領域はトランジスタが形成される活性領域である。
【０００４】
図６（ａ），（ｂ）に示すように、半導体基板３０１内に素子分離領域３０２が形成され、半導体基板３０１上にはゲート絶縁膜３０３及びゲート電極３０４が順次形成されている。上記ゲート電極３０４の両側に、ゲート電極側壁絶縁膜３０５を介して、半導体基板３０１表面よりも上方に半導体層３０８が積み上げられている。半導体基板３０１中のソース／ドレイン拡散層３０９は、半導体層３０８内に不純物を注入した後、熱処理により半導体基板３０１中に不純物を拡散することにより形成されている。したがって、浅い接合を制御性良く形成できる、すなわち短チャネル効果を防止できる構造を形成することができるのである。上記ゲート電極３０４及び半導体層３０８上には高融点シリサイド膜３１０が形成されている。また、層間絶縁膜３１１の所望の位置にゲート電極３０４及びソース／ドレイン電極と上部配線（図示せず）を接続するためのコンタクト孔３１２が形成されている。ゲート電極３０４長手方向に対して直角の方向の半導体層３０８の幅は、ゲート電極側壁絶縁膜３０５と素子分離領域３０２との距離よりも大きく、すなわち半導体基板３０１とゲート絶縁膜３０３が接する面のソース／ドレイン領域の活性領域幅よりも大きく形成されている。したがって、コンタクト孔３１２と高融点シリサイド膜３１０との接触面積を小さくすることなく、すなわちコンタクト抵抗を増大させることなく、コンタクト孔３１２を形成すると共に、接合面積を小さくして接合容量を低減することができるのである。
【０００５】
また、図７に示すような構造の第２の半導体装置（ＭＯＳトランジスタ）も提案されている（例えば、特許文献２参照）。
【０００６】
この第２の半導体装置の概略構造を図７の断面図を用いて説明する。本図はｎ型ＭＯＳトランジスタを形成した例である。半導体基板４０１内に素子分離領域４０２とｐ型ウェル領域が形成され、半導体基板４０１上にはゲート酸化膜４０３及びｎ型にドープされたゲート電極４０４が順次形成されている。上記ゲート電極４０４の両側に、ゲート電極側壁酸化膜４０６を介して、半導体基板４０１表面よりも上方にｎ型にドープされたＬ型多結晶シリコン膜４０７が積み上げられている。上記半導体基板４０１中のソース／ドレイン拡散層は、Ｌ型多結晶シリコン膜を介して燐イオンを注入することによって得られた深いｎ型ソース／ドレイン拡散層４０９と、Ｌ型多結晶シリコン膜から固相拡散により形成された浅いｎ型ソース／ドレイン拡散層４１０（いわゆるｎ型エクステンション）から構成されている。Ｌ型多結晶シリコン膜４０７上にはシリサイド膜４１１が形成されている。この第２の半導体装置は、図６に示す第１の半導体装置と同様に、Ｌ型多結晶シリコン膜４０７内に不純物を注入した後、熱処理により浅いｎ型ソース／ドレイン拡散層を形成しているため、浅い接合を制御性良く形成できる。したがって、短チャネル効果を防止できる構造を形成することができる。また、図６に示す第１の半導体装置では、積み上げられた半導体層は、ゲート電極端からある一定の幅を持ったものしか形成できないが、この第２の半導体装置のＬ型多結晶シリコン膜は自由にレイアウト可能であるため、ローカル配線に使用できるという効果がある。
【０００７】
【特許文献１】
特開２０００−８２８１５号公報
【特許文献２】
特開平１０−２０００９７号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、図６，図７に示す第１，第２の半導体装置によれば、以下に示す問題があった。
【０００９】
まず、図６に示す第１の半導体装置の課題について説明する。
【００１０】
上記第１の半導体装置では、ソース／ドレイン領域に半導体基板３０１表面よりも上方に積み上げられている半導体層３０８は、ゲート絶縁膜と半導体基板３０１とが接する面とは垂直方向の厚さが大きいため、ゲート電極３０４と半導体層３０８とが対抗する面積が大きい。したがって、ゲート電極とソース／ドレイン領域とに纏わる容量が大きくなるという問題がある。
【００１１】
また、従来例においても記述したように、ゲート電極の段差を利用することにより積み上げ拡散層を形成しているため、ゲート電極端からある一定の幅のものしか形成することができなかった。したがって、ローカル配線ができない。
【００１２】
次に、図７に示す第２の半導体装置の課題について説明する。
【００１３】
上記第２の半導体装置では、ソース／ドレイン領域上に積み上げた多結晶シリコン膜４０７はＬ型なので、上記第１の半導体装置と同じく、ゲート電極と積み上げ多結晶シリコン膜との対抗面積が大きくなるため、ゲート電極とソース／ドレイン領域に纏わる容量が大きくなるという問題があった。また、ソース／ドレイン領域内の深いｎ型ソース／ドレイン拡散層は直接燐イオンを注入することにより形成されているため、その注入時のダメージによる結晶欠陥起因のリーク電流が大きくなるという問題がある。
【００１４】
そこで、この発明の目的は、ソース／ドレイン領域に導電体を積み上げた構造の半導体装置において、ゲート電極とソース／ドレイン領域に纏わる容量及びソース／ドレイン領域に纏わる接合容量を低減できる半導体装置及びその製造方法を提供することにある。
【００１５】
また、この発明のもう一つの目的は、イオン注入時のダメージによる結晶欠陥を低減でき、リーク電流を低減できる半導体装置及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記の課題を解決するために、この発明の半導体装置は、
半導体基板と、
上記半導体基板の活性領域となる領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極の両側に位置するソース／ドレイン領域にかつ上記活性領域と上記ゲート絶縁膜が接する面より上部に形成された導電体を備え、
上記導電体の上記ゲート電極近傍の領域の厚さが、上記導電体の他の領域よりも薄いことを特徴としている。
【００１７】
上記構成の半導体装置によれば、ゲート電極と導電体とが対抗する面積を小さくできるので、ゲート電極とソース／ドレイン領域に纏わる容量を低減することができる。
【００１８】
また、一実施形態の半導体装置では、上記半導体基板に形成された素子分離領域を備え、上記導電体が上記素子分離領域の一上部にも存在する。
【００１９】
上記実施形態の半導体装置によれば、上記素子分離領域の一上部にも存在する導電体をローカル配線として使用できるので、素子を微細化することができる。
【００２０】
また、一実施形態の半導体装置では、上記導電体は多結晶シリコン膜である。
【００２１】
上記実施形態の半導体装置によれば、上記導電体である多結晶シリコン膜は、不純物の拡散係数が大きいので、多結晶シリコン膜の厚さがプロセス揺らぎでバラツキが大きくなっても制御性良く同じ接合深さのソース／ドレイン拡散層を形成することができる。
【００２２】
また、一実施形態の半導体装置では、上記半導体基板内に形成された第２導電型のウェル領域と、上記活性領域と上記ゲート絶縁膜が接する面より下部の上記半導体基板内かつ上記ゲート電極近傍の上記導電体の領域下に形成された第１導電型の浅い拡散層と、上記活性領域と上記ゲート絶縁膜が接する面より下部の上記半導体基板内かつ上記導電体の他の領域下に形成され、上記第１導電型の浅い拡散層よりも深さが深い第１導電型の深い拡散層と、上記第１導電型の浅い拡散層と上記第２導電型のウェル領域との境界部に形成され、上記第２導電型のウェル領域よりも濃い濃度の第２導電型の高濃度拡散層とを備えている。
【００２３】
上記実施形態の半導体装置によれば、導電体上にシリサイド膜を形成した場合、上記第１導電型の深い拡散層により、シリサイド膜と接合との距離を大きくできるので、ソース／ドレイン領域の接合リーク電流を低減することができる。また、ゲート電極近傍に第１導電型の浅い拡散層（ハロー領域）が、第１導電型の浅い拡散層の下部及びチャネル領域方向に、第２導電型のウェル領域よりも濃い濃度の第２導電型の高濃度拡散層が形成されている。したがって、短チャネル効果を抑制することができるので、微細なＭＯＳトランジスタを形成することができる。
【００２４】
また、一実施形態の半導体装置では、上記導電体の他の領域の少なくともの一部をシリサイド化している。
【００２５】
上記実施形態の半導体装置によれば、上記導電体が厚い領域、すなわちソース／ドレイン領域の一部がシリサイド化され、低抵抗化されているので、半導体装置の寄生抵抗を低減し、駆動電流を増大させることができる。
【００２６】
また、一実施形態の半導体装置では、上記半導体基板内に形成された第１導電型の深いウェル領域と、上記第１導電型の深いウェル領域内に形成され、素子分離領域によって区分された第２導電型の浅いウェル領域を備え、上記ゲート電極と上記第２導電型の浅いウェル領域が電気的に接続されている。
【００２７】
上記実施形態の半導体装置によれば、上記ゲート電極と浅いウェル領域を電気的に接続した動的閾値動作トランジスタの構造、いわゆるＤＴＭＯＳ（Ｄｙｎａｍｉｃ Ｔｈｒｅｓｈｏｌｄ ＭＯＳ）構造になっている。したがって、高速で低消費電力の半導体装置を実現できる。
【００２８】
また、この発明の半導体装置の製造方法は、
半導体基板上にゲート絶縁膜とゲート電極を順次形成する工程と、
少なくとも上記ゲート電極の両側に第１のゲート電極側壁絶縁膜を形成する工程と、
上記第１のゲート電極側壁絶縁膜を形成した後、上記ゲート電極を覆うように多結晶シリコン膜を被着する工程と、
上記多結晶シリコン膜を被着した後、基板全面にレジストを平坦に塗布する工程と、
上記レジストの膜厚を上記ゲート電極領域の段差よりも薄くする工程と、
上記レジストの膜厚を薄くした後、上記レジストをパターニングする工程と、
上記レジストをマスクにして上記多結晶シリコン膜を、上記ゲート電極近傍の多結晶シリコン膜の領域が上記多結晶シリコン膜の被着膜厚よりも薄くなるまでエッチングして、膜厚が薄い多結晶シリコン膜の領域を形成する工程と、
上記膜厚が薄い多結晶シリコン膜の領域を覆うように第２のゲート電極側壁絶縁膜を形成する工程と、
上記第２のゲート電極側壁絶縁膜を形成した後、上記多結晶シリコン膜中に不純物をドープする工程と、
上記不純物がドープされた上記多結晶シリコン膜から上記不純物を固相拡散させることにより、上記活性領域と上記ゲート絶縁膜が接する面より下部の上記半導体基板内かつ上記ゲート電極近傍の上記多結晶シリコン膜の領域下に形成された第１導電型の浅い拡散層、及び上記活性領域と上記ゲート絶縁膜が接する面より下部の上記半導体基板内かつ上記多結晶シリコン膜の他の領域下に形成され、上記第１導電型の浅い拡散層よりも深さが深い第１導電型の深い拡散層を形成する工程とを有することを特徴としている。
【００２９】
この発明の半導体装置の製造方法によれば、特に特殊な製造装置を用いることなく、ゲート電極と導電体との対抗する面積が小さくして、ゲート電極とソース／ドレイン領域とに纏わる容量を低減できる半導体装置を形成することができる。また、不純物を固相拡散により第１導電型の浅い拡散層及び第１導電型の深い拡散層を形成しているので、半導体基板内に結晶欠陥が発生しない。したがって、結晶欠陥起因による接合リーク電流の増大を防止することができる。
【００３０】
また、一実施形態の半導体装置の製造方法は、上記第２のゲート電極側壁絶縁膜を形成した後に、上記ゲート電極長手方向のゲート電極端部における上記ゲート電極の一部を除去して上記ゲート電極と上記第２導電型の浅いウェル領域を接続するためのコンタクト領域を形成する工程と、上記コンタクト領域を形成した後、層間絶縁膜を堆積する工程と、上記ゲート電極及び上記コンタクト領域上の上記層間絶縁膜の一部を除去して、上記ゲート電極及び上記コンタクト領域にまたがるコンタクト孔を形成する工程と、上記コンタクト孔に導電物を埋設する工程とを有する。
【００３１】
上記実施形態の半導体装置では、特に特殊なプロセス装置を用いることなく、ゲート電極と浅いウェル領域を短絡したＤＴＭＯＳを制御性良く形成することができる。
【００３２】
【発明の実施の形態】
以下、本発明の半導体装置及びその製造方法を図示の実施の形態により詳細に説明する。本発明に使用することができる半導体基板は、特に限定されないが、シリコン基板が好ましい。また、半導体基板は、Ｐ型またはＮ型の導電型を有していても良い。
【００３３】
（第１実施形態）
この発明の第１実施形態の半導体装置は、ゲート電極とソース／ドレイン電極に纏わる容量を低減した構造及びその製造方法を提供するものである。
【００３４】
まず、図１によりこの第１実施形態の半導体装置の構成を説明する。図１（ａ）は、その平面レイアウトを示し、図１（ｂ）は、図１（ａ）におけるＡ−Ａ’方向の断面を示し、図１（ｃ）は、図１（ａ）におけるＢ−Ｂ’方向の断面を示している。なお、図１（ａ）では、ソース／ドレイン電極、ゲート電極１０６やコンタクト孔１１９，１２０などの位置関係を明確にするために、層間絶縁膜１１８は省略している。
【００３５】
図１（ａ）〜（ｃ）に示すように、第２導電型の半導体基板１０１内に素子分離領域１０２が形成されている。この半導体装置のチャネル領域上はゲート絶縁膜１０５を介して第１導電型にドープされた半導体膜からなるゲート電極１０６が形成されている。上記ゲート電極１０６の周囲にシリコン酸化膜からなる第１のゲート電極側壁絶縁膜１０８が形成されている。また、少なくとも薄い半導体層１１２を覆うようにシリコン酸化膜からなる第２のゲート電極側壁絶縁膜１１１が形成されている。これらのゲート電極側壁絶縁膜はこの例に限らず、絶縁膜であればよい。ここで、ソース／ドレイン電極は、半導体基板１０１とゲート絶縁膜１０５が接する面より上方に形成された導電体の一例としての第１導電型にドープされた半導体層１１２，１１３（この第１実施形態では多結晶シリコン膜）と、半導体基板１０１とゲート絶縁膜１０５が接する面より下方に形成され、第１導電型にドープされた拡散層１１４，１１５から構成されている。ゲート電極１０６及び半導体層１１３上には高融点シリサイド膜１１７が、層間絶縁膜１１８の所望の位置にコンタクト孔１１９，１２０が形成されている。コンタクト孔１１９，１２０中には導電物として金属プラグ１２２が埋め込まれており、その上部には金属配線１２３が形成されている。
【００３６】
上記半導体基板１０１とゲート絶縁膜１０５が接する面より上方に積み上げられた第１導電型にドープされた半導体層は、ゲート電極１０６近傍に位置している膜厚の薄い半導体層１１２と膜厚の厚い半導体層１１３から構成されている。ゲート電極１０６近傍に膜厚の薄い半導体層１１２が位置しているので、ゲート電極１０６と半導体層との対抗する面積が小さい。したがって、ゲート電極１０６とソース／ドレイン電極とに纏わる容量を小さくすることができる。また、厚い半導体層１１３上のみに高融点シリサイド膜１１７が形成されているので、高融点シリサイド膜１１７とソース／ドレイン領域のＰＮ接合との距離を十分大きくすることができる。したがって、ソース／ドレイン領域の接合リーク電流を低減することができる。なお、薄い半導体層１１２上に高融点シリサイド膜１１７を形成すると、高融点シリサイド膜１１７とＰＮ接合との距離が近くなって接合リーク電流が増大してしまうので、薄い半導体層１１２上に高融点シリサイド膜１１７を形成することは好ましくないが、第２のゲート電極側壁絶縁膜１１１が、薄い半導体層１１２の全領域を覆っているため、高融点シリサイド膜１１７が薄い半導体層１１２上に形成されることはない。
【００３７】
上記半導体基板１０１とゲート絶縁膜１０５が接する面より下方に位置する第１導電型にドープされた拡散層は、薄い半導体層１１２の下に位置する浅い拡散層１１４と厚い半導体層１１３の一部分の下に位置する深い拡散層１１５から構成されている。また、浅い拡散層１１４の下部及びチャネル領域側には半導体基板１０１よりも濃い濃度にドープされた第２導電型の高濃度拡散層１１６が形成されている。この構成によれば、浅い拡散層１１４の存在により短チャネル効果を抑制する効果がある。また、浅い拡散層１１４に広がる空乏層の幅を第２導電型の高濃度拡散層１１６が小さくするので、第２導電型の高濃度拡散層１１６の存在により一層短チャネル効果を抑制することができる。したがって、ソース電極とドレイン電極がパンチスルーすることなく微細な素子を形成することができる。また、深い拡散層１１５の存在により第２導電型の高濃度拡散層１１６がＰＮ接合の全域を覆うことがない、すなわち高濃度拡散層１１６とＰＮ接合が接する領域は浅い拡散層１１４の領域のみに限られるため、ソース／ドレイン領域の接合容量を増大させることがない。したがって、素子のスピードを向上すると共に消費電力を低減することができる。
【００３８】
上記厚い半導体層１１３の一部は素子分離領域１０２上にも形成されている。したがって、厚い半導体層１１３をローカル配線として使用することができるため、このローカル配線が上部配線（図示せず）の役割の一部を果たすことができる。したがって、上部配線の自由度を向上させて素子を微細化することができる。また、コンタクト孔１２０を直接ソース／ドレイン活性層上に設ける必要がないので、コンタクト孔１２０の位置に左右されることなく素子分離領域１０２の位置を決めることができる。したがって、素子分離領域１０２をゲート電極１０６に近づけてソース／ドレイン領域に纏わる接合容量を低減することが可能となる。なお、厚い半導体層１１３が存在せずにコンタクト孔が素子分離領域とオーバーラップしている場合、コンタクト孔を加工するときに素子分離領域のシリコン酸化膜をエッチングしてソース／ドレイン電極と半導体基板がショートしてしまう。このように、厚い半導体層１１３の一部が素子分離領域１０２上に形成されているために、この厚い半導体層１１３はコンタクト孔１２０のエッチングストッパーとしての役割を果たし、ソース／ドレイン電極と半導体基板１０１がショートすることを防止している。
【００３９】
この第１実施形態の半導体装置では、積み上げ半導体層１１２，１１３が素子分離領域１０２上にも形成されている。このため、ソース／ドレイン電極へのコンタクト孔１２０をゲート電極１０６に対して十分離れた位置に、しかも好きな位置に形成することができる。したがって、ゲート電極１０６とソース／ドレイン電極とに纏わる容量の低減できると共に、金属配線１２３のレイアウトの自由度を向上させて素子の集積化を向上させることができる。
【００４０】
ここで、第１のゲート電極側壁絶縁膜１０８の幅は５〜３０ｎｍ程度、薄い半導体層１１２及び厚い半導体層の膜厚はそれぞれ３０〜１００ｎｍ程度と６０〜２００ｎｍ程度に形成されている。浅い拡散層１１４は、深さが１０〜３０ｎｍ程度で濃度は１×１０^１９〜１×１０^２１／ｃｍ^３、深い拡散層１１５は、深さが５０〜２００ｎｍ程度で濃度が１×１０^２０〜１×１０^２１／ｃｍ^３に形成されている。また、第２導電型の高濃度拡散層１１６の濃度は１×１０^１８〜５×１０^１９／ｃｍ^３に形成されている。
【００４１】
この第１実施形態の半導体装置の形成手順の説明は、その形成手順の全てが後述する第２実施形態の半導体装置の形成手順に含まれるので、ここでは省略する。本実施の形態の半導体装置は、第２実施形態の半導体装置の形成手順から、深いウェル領域１０３と浅いウェル領域１０４を形成する工程、コンタクト領域１３０と第２導電型の高濃度拡散層１２１を形成する工程を削除すれば形成することができる。
【００４２】
（第２実施形態）
この発明の第２実施形態の半導体装置は、第１実施形態の半導体装置と同様に、ゲート電極と半導体層が対抗する面積を小さくして、ゲート電極とソース／ドレイン電極に纏わる容量を低減した構造及びその製造方法を提供するものである。また、これに加えて、ゲート電極とウェル領域を接続したＤＴＭＯＳとして高駆動力を実現する半導体装置及びその製造方法を提供するものである。
【００４３】
まず、図２によりこの第２実施形態の半導体装置の構成を説明する。図２（ａ）は、その平面レイアウトを示し、図２（ｂ）は、図２（ａ）におけるＡ−Ａ’方向の断面を示し、図２（ｃ）は、図２（ａ）におけるＢ−Ｂ’方向の断面を示している。
【００４４】
図２（ａ）〜（ｃ）に示すように、この第２実施形態の半導体装置は、ゲート電極とウェル領域を接続してＤＴＭＯＳとするために、第１導電型の深いウェル領域１０３と、第２導電型の浅いウェル領域１０４と、第２導電型の高濃度拡散層１２１を設けていること、及び、ゲート電極１０６と浅いウェル領域を確実に接続するために、ゲート電極１０６への上部配線（図示せず）とのコンタクト孔１１９をゲート電極１０６とコンタクト領域１３０にまたがるように形成していることが第１実施形態の半導体装置の構造と異なるだけで、その他の構造は同じである。したがって、ここでは第１実施形態の半導体装置と異なる部分のウェル構造及びゲート電極１０６へのコンタクト孔１１９のレイアウトについて説明する。
【００４５】
上記第２導電型の半導体基板１０１内に、第１導電型の深いウェル領域１０３と第２導電型の浅いウェル領域１０４が形成され、浅いウェル領域１０４は、素子分離領域１０２により素子毎に電気的に分離されている。上記ゲート電極１０６端（図２（ｂ）で右端に対応）の領域ではゲート絶縁膜１０５及びゲート電極１０６が除去され、ゲート電極１０６と浅いウェル領域１０４を接続するためのコンタクト領域１３０が形成されている。このコンタクト領域１３０の全域に高融点シリサイド膜１１７と浅いウェル領域１０４がオーミック接続できるように第２導電型の高濃度拡散層１２１が形成されている。
【００４６】
上記ゲート電極１０６と上部電極（図示せず）を接続するためのコンタクト孔１１９は、ゲート電極１０６及びコンタクト領域１３０にオーバーラップするように設けられ、その中には導電物として金属プラグ１２２が埋め込まれている。したがって、高融点シリサイド膜１１７がゲート電極１０６端の段差部において断線した場合でも、ゲート電極１０６と浅いウェル領域１０４を金属プラグ１２２により確実に接続することができる。
【００４７】
上記第２導電型の高濃度拡散層１２１の第２導電型の不純物の濃度は、１×１０^２０〜１×１０^２１／ｃｍ^３程度である。また、第２導電型の高濃度拡散層１２１を形成するための第２導電型の不純物はゲート電極１０６にドープされていない。したがって、ゲート電極１０６内の第１導電型の不純物と相殺されて実効チャネル幅が減少することがないので、駆動電流の低減を防止することができる。
【００４８】
この第１実施形態の半導体装置のようにゲート電極１０６と浅いウェル領域１０４とを接続したＤＴＭＯＳにおいて、ソース／ドレイン活性層容量やソース／ドレイン領域とゲート電極との容量を低減する効果は非常に大きい。何故なら、ＤＴＭＯＳはゲート電極と浅いウェル領域を接続しているため、ゲート電極に電圧を印可したときソース電極とウェル間、ドレイン電極とウェル間及びソース電極とゲート電極間にそれぞれ容量が発生する。特に、ドレイン電極とウェル間及びソース電極とゲート電極間にはトランジスタのスイッチング動作時にミラー効果によりソース電極とウェル間の２倍の容量が発生する。これは合計で、ＤＴＭＯＳでない通常構造のトランジスタの接合容量の３倍になる。したがって、ＤＴＭＯＳにとって容量を低減すること、すなわち接合面積及びゲート電極とソース／ドレイン領域との対抗面積を低減することは、素子の高速化にとって非常に重要なのである。
【００４９】
次に、この第２実施形態の半導体装置を形成する手順を、図３〜図５を用いて説明する。図３及び図４は、ゲート電極長手方向とは垂直な方向の切断面図である。図５は、コンタクト領域１３０及び第２導電型の高濃度拡散層１２１を形成する手順を詳細に説明するゲート電極長手方向の断面図である。
【００５０】
まず、図３（ａ）に示すように、半導体基板１０１内に素子分離領域１０２を周知のトレンチ形成技術を用いて形成する。次に、周知の技術を用いて第１導電型の深いウェル領域１０３及び第２導電型の浅いウェル領域１０４を形成する。このとき、素子分離領域１０２は浅いウェル領域１０４より深く深いウェル領域１０３よりは浅い深さになるように形成されて、浅いウェル領域１０４は素子分離領域１０２により電気的に分離される。
【００５１】
次に、図示はしていないが、半導体基板１０１中にしきい値調整のための不純物注入を行っている。次に、ゲート絶縁膜１０５，ゲート電極１０６となる多結晶シリコン膜、シリコン窒化膜１０７を順次形成する。
【００５２】
次に、図示はしていないが、第２導電型の高濃度拡散層１１６（図２（ｃ）に示す）を形成するための不純物注入を行っている。この第２導電型の高濃度拡散層１１６は、Ｎチャネルトランジスタの場合は、アクセプタイオンであるボロンイオン，ＢＦ_２イオンまたはアンチモンイオンを注入する一方、Ｐチャネルトランジスタの場合は、ドナーイオンである燐イオン，砒素イオンまたはインジウムイオンを注入することにより形成する。具体的には、第１導電型の浅い拡散層１１４（図２（ｃ）に示す）の直下及びチャネル領域との境界に濃度ピークがくるように注入エネルギーを調整して、注入角度は７〜４５°、注入量は１×１０^１３〜１×１０^１４／ｃｍ^２で行われる。このとき、高濃度拡散層１１６は左右で同じものが得られるように、ウエハを４回転（９０°おきに注入）または８回転（４５°おきに注入）させることにより注入量を分けて注入する。例えば、トータルの注入量が１×１０^１３／ｃｍ^２の場合、一回の注入で４回転注入では２．５×１０^１２／ｃｍ^２が一回の注入量となり、８回転注入では１．２５×１０^１２／ｃｍ^２が一回の注入量となる。
【００５３】
次に、シリコン酸化膜を２０ｎｍ程堆積した後、エッチバックすることにより第１のゲート電極側壁絶縁膜１０８を形成する。なお、第２導電型の高濃度拡散層１１６は、この工程後に形成しても良い。
【００５４】
次に、図３（ｂ）に示すように、ソース／ドレイン積み上げ半導体層の材料として多結晶シリコン膜１１０をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により５０〜２００ｎｍ程堆積する。この多結晶シリコン膜１１０を形成するときは、シリコン基板表面との界面に自然酸化膜が成長しないように形成することが重要となる。半導体基板１０１のソース／ドレイン活性領域の表面と、堆積した多結晶シリコン膜１１０との界面に自然酸化膜が成長すると、後の工程でイオン注入により多結晶シリコン膜中にドナー、もしくはアクセプタとなる不純物を導入した後、熱処理により不純物を半導体基板１０１中へ熱拡散させて接合を形成するときに、この自然酸化膜が不純物の拡散バリアとなり均一な不純物拡散が阻害される。このため、ソース／ドレインの接合深さが不均一になり、トランジスタ特性がばらつく原因となる。
【００５５】
この第２実施形態では、予備排気室と露点が常に−１００℃以下に保たれた窒素パージ室と、堆積炉を備えたＬＰＣＶＤ装置により多結晶シリコン膜１１０を形成するので、自然酸化膜が成長しないように多結晶シリコン膜１１０を成長させることが可能となっている。
【００５６】
具体的には、多結晶シリコン膜１１０を形成させる直前にフッ酸系の溶液で洗浄し、自然酸化膜を一旦除去した後、予備真空排気室に搬送する。搬送時の大気雰囲気を一旦真空排気した後、窒素雰囲気に置換し露点が−１００℃以下に保たれた窒素パージ室に搬送する。ここで、予備排気室の役割は、搬送時の大気を窒素パージ室に混入させないことである。ほんの僅かな大気であっても大気が窒素パージ室に混入すると、−１００℃以下の雰囲気まで回復させるのに数日の時間がかかり、非常にスループットが悪化してしまう。また、窒素パージ室の役割は、ウエハ表面に吸着した水分子を窒素パージにより完全に除去することである。ウエハ表面に吸着した水分子は窒素パージにより完全に除去できることが実験により確認されている。
【００５７】
通常のＬＰＣＶＤ装置では、このような除去しきれない水分子をウエハ表面に吸着させたまま堆積炉へ搬送される。通常の多結晶シリコン膜は５５０℃から６５０℃程度の温度で形成しているため、この温度に保たれている堆積炉にウエハを搬送するときに吸着している水分子及び大気中の酸素がシリコンウエハと反応して、多結晶シリコン膜を形成する前に自然酸化膜が成長してしまう。これにより、多結晶シリコン膜１１０と半導体基板１０１との界面に自然酸化膜が成長してしまう。しかし、この第２実施形態のＬＰＣＶＤ装置では、上述したように露点が常に−１００℃以下に保たれた窒素パージ室にて吸着している水分子を完全に除去した後に堆積炉へ搬送するシステムになっているため、自然酸化膜を成長させることなく多結晶シリコン膜を形成することが可能となっている。したがって、不純物が半導体基板１０１へ円滑に拡散し均一な接合を制御性良く形成することができる。
【００５８】
次に、基板表面全体にレジスト（図示せず）を塗布した後にゲート電極１０６上の多結晶シリコン膜１１０が露出するまで現像処理を行う。ゲート電極１０６の膜厚は２００〜３００ｎｍ、ゲート電極１０６上のシリコン窒化膜１０７の膜厚は５０〜２００ｎｍなので、ゲート電極１０６が形成されている領域は２５０〜５００ｎｍの段差を有している。このため、レジストの現像処理条件（時間が重要なパラメータ）を適切な条件に設定することにより、ゲート電極１０６が形成されている以外の領域にレジストが残るようにレジスト１５０をパターニングすることができる。
【００５９】
ここで、レジスト１５０をエッチングしてゲート電極１０６上の多結晶シリコン膜１１０を露出する工程に関して詳しく説明する。レジストには下地段差の影響を受けにくく平坦に塗布するために、低粘度（４．５ｃｐ）の化学増幅系ネガレジストＴＤＵＲ−Ｎ９０８（東京応化工業株式会社製）を用いて、１０００〜３０００ｒｐｍの低回転で塗布した後、プリベーク（塗布後ベーク）を８０〜１３０℃、９０秒の条件で行った。そうすると、図示はしていないが、レジストが平坦に塗布される。レジストの粘度は５ｃｐ以下であれば、下地段差の影響を受けずに平坦に塗布できるが、できるだけ低粘度のレジストを用いる方が平坦化の観点からは好ましい。次に、通常の現像工程で使用される濃度よりも低い濃度の現像液である、テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ、住友化学工業株式会社製）の０．１Ｎ水溶液によりレジストを現像（エッチング）する。通常より濃度を低く設定したのは、エッチングレートを低下させることにより制御性良くレジストのパターニングを行うためである。この現像液のレジストに対するエッチングレートは一分間に９ｎｍなので、エッチング時間を制御することにより、ゲート電極上の多結晶シリコン膜１１０が露出するまでエッチングすると、ゲート電極１０６が形成されている以外の領域にレジスト１５０が残る。この第２実施形態では、レジストのエッチングに現像処理を用いたが、これに限るものではなく、ドライエッチング法を用いても良い。しかしながら、現像処理は、塗布装置と同一の装置を用いることができること、及び真空装置を使わないことなどの理由から、ドライエッチングより低コストなので有効な方法である。
【００６０】
次に、多結晶シリコン膜１１０を介してソース電極とドレイン電極が直接ショートすることを防止するために、図２（ａ）に示す平面レイアウト図に示したように、ゲート電極長手方向の両端部の多結晶シリコン膜１１０を除去すると共に所望のソース／ドレイン領域が形成されるようにフォト及び現像処理を行うと、最終的に図３（ｂ）に示したように、レジスト１５０がパターニングされる。
【００６１】
次に、図３（ｃ）に示すように、ゲート電極１０６上の多結晶シリコン膜１１０及び、ゲート電極長手方向の両端部の一部などレジスト１５０で覆われていない領域の多結晶シリコン膜１１０をエッチングする。このとき、ゲート電極１０６近傍の多結晶シリコン膜がその他の領域よりも膜厚以下に薄くなるようにエッチング条件を調整してエッチングした。具体的には、ゲート電極１０６近傍の膜厚が薄い多結晶シリコン膜領域１３１の多結晶シリコン膜の膜厚は、膜厚の厚い多結晶シリコン膜領域１３２の多結晶シリコン膜と同じ厚さから約半分程度で、２５〜２００ｎｍである。
【００６２】
次に、図４（ａ）に示すように、ソース／ドレイン領域に積み上げられたゲート電極１０６近傍の薄い多結晶シリコン膜領域１３１が完全に覆われるように、シリコン酸化膜からなる第２のゲート電極側壁絶縁膜１１１を形成した後、ゲート電極１０６上のシリコン窒化膜１０７（図３（ａ）に示す）を除去する。
【００６３】
次に、ゲート電極１０６と浅いウェル領域１０４を接続するためのコンタクト領域１３０（図２（ｂ）に示す）を形成する。
【００６４】
このコンタクト領域１３０を形成する工程をゲート電極長手方向の断面図である図５を用いて説明する。なお、図５において、図３（ａ）〜（ｃ）と同一の構成部は同一参照番号を付している。
【００６５】
まず、図５（ａ）に示すように、周知のリソグラフィー技術を用いて、レジスト１５１をパターニングする。
【００６６】
次に、図５（ｂ）に示すように、ゲート電極１０６の一部をエッチングしてコンタクト領域１３０を形成する。
【００６７】
次に、図４（ａ）に示すように、ソース／ドレイン領域の積み上げ多結晶シリコン膜領域１３２及びゲート電極１０６に第１導電型の不純物イオン１４０を注入する。このイオン注入条件は、Ｎチャネルトランジスタに関しては、燐イオンを１０ＫｅＶ〜８０ＫｅＶ程度のエネルギーで２×１０^１５〜１×１０^１６／ｃｍ^２程度の注入量で行った。Ｐチャネルトランジスタに関しては、ボロンイオンを５ＫｅＶ〜３０ＫｅＶ程度のエネルギーで２×１０^１５〜１×１０^１６／ｃｍ^２程度の注入量で行う。ここで、図示はしていないが、不純物注入時の汚染物（コンタミネーション）除去を目的に、不純物を注入する前に５〜３０ｎｍのスクリーン酸化膜を全面に形成しても良い。ここで、ソース／ドレイン領域においては、不純物注入のエネルギーは多結晶シリコン膜領域１３２中のみに不純物が注入されるように、すなわち不純物が直接半導体基板１０１中に注入されないようにエネルギーは設定されている。
【００６８】
次に、図５（ｂ）に示すように、コンタクト領域１３０に第２導電型の高濃度拡散層１２１（図５（ｃ）に示す）を形成するために、第２導電型の不純物イオン１４１をコンタクト領域１３０に注入する。このとき、第２導電型の不純物イオン１４１はコンタクト領域１３０のみに注入され、ゲート電極１０６には注入されないようにレジスト１５２はパターニングされている。
【００６９】
この第２実施形態では、ＣＭＯＳ（コンプリメンタリ・メタル・オキサイド・セミコンダクタ）を形成するため、Ｎチャネル型素子のソース／ドレイン電極、ゲート電極へのドナー不純物注入のときに、Ｐチャネル型素子のゲート電極とＮ型導電型の浅いウェル領域と接続させるためのコンタクト領域へのドナー不純物注入を同時に行い、Ｐチャネル型素子のソース／ドレイン電極、ゲート電極へのアクセプタ不純物注入のときに、Ｎチャネル型素子のゲート電極とＰ型導電型の浅いウェル領域とを接続するためのコンタクト領域へのアクセプタ不純物注入を同時に行う工程を含むことを特徴としている。このため、新たに工程を付加することなく、ゲート電極と浅いウェル領域を接続するためのイオン注入工程を行うことが可能である。
【００７０】
この第２実施形態では、ＣＭＯＳを形成するため、Ｎチャネルトランジスタのソース／ドレイン領域及びゲート電極にドナー不純物イオンを注入するときに、Ｐチャネルトランジスタのコンタクト領域１３０へのドナー不純物注入を同時に行い、Ｐチャネルトランジスタのソース／ドレイン領域及びゲート電極にアクセプタ不純物イオンを注入するときに、Ｎチャネルトランジスタのコンタクト領域１３０へのアクセプタ不純物注入を同時に行う工程を含むことを特徴としている。したがって、新たな注入用マスクや工程を付加することなく、ゲート電極及びソース／ドレイン領域への不純物注入とコンタクト領域への不純物注入を行うことが可能である。
【００７１】
次に、注入した不純物の活性化、及びソース／ドレイン領域の不純物がシリコン基板中に拡散してソース／ドレイン拡散層を形成するために熱処理を行う。ソース／ドレイン領域では、第１導電型の不純物イオン１４０は多結晶シリコン膜１１０の膜厚が厚い領域１３２のみにドープされ、膜厚の薄い領域１３１には第２ゲート電極側壁絶縁膜１１１が影になりドープされていない。しかも領域１３１は、領域１３２よりも多結晶シリコン膜１１０の膜厚が薄い。したがって、熱処理により多結晶シリコン膜１１０が薄い領域１３１の下部に形成される浅い拡散層１１４は、多結晶シリコン膜１１０が厚い領域１３２の下部に形成される深い拡散層１１５よりもその深さが浅く形成される。このとき、ゲート電極１０６を形成した後に注入した第２導電型の不純物も活性化されて、第２導電型の高濃度拡散層１１６が浅い拡散層１１４の下部及びチャネル領域との境界部に形成される。
【００７２】
ここで、浅い拡散層１１４の接合深さが深い拡散層１１５よりも浅くなる理由を説明する。深い拡散層１１５は、ドープされた不純物が多結晶シリコン膜１１０の厚い領域１３２から直接半導体基板１０１中に固相拡散することにより形成される。一方、浅い拡散層１１４は、ドープされた不純物が領域１３１を経由した後、半導体基板１０１中に固相拡散することにより形成される。したがって、領域１３１の不純物濃度及び体積が領域１３２よりも小さいこと、及び、浅い拡散層１１４の形成には領域１３１を余計に経由していることから、浅い拡散層１１４は、深い拡散層１１５よりも接合深さが浅く形成される。
【００７３】
熱処理の条件としては、８００℃から９５０℃程度の温度で１０分から６０分程度の熱処理、もしくは、９００℃から１１００℃程度の温度で１０秒から６０秒程度の急速熱処理を行い、注入した不純物を活性化すると共に、多結晶シリコン膜１１０からシリコン基板１０１中まで固相拡散させて接合を形成する。このように、不純物イオンをチャネル領域よりも積み上げられた多結晶シリコン膜１１０中に注入して、その半導体膜からシリコン基板へ不純物を固相拡散させて接合を形成する、つまり不純物を直接シリコン基板中へ注入しないので、結晶欠陥に起因する接合リーク電流が発生せず接合リーク電流を低減することができる。ここで、熱処理条件の目安であるが、ソース／ドレイン領域に形成した横方向の接合位置が、ゲート電極（チャネル領域）に対してオフセットしない程度まで拡散させる必要がある。具体的には、第１のゲート電極側壁絶縁膜１０８の幅以上は横方向に拡散させる必要がある。トランジスタの性能を向上させるためには、短チャネル効果を抑制するために接合深さを極力浅くし、かつ、高い駆動電流を得るためにゲート電極に対してオフセットしないようにソース／ドレイン領域を形成する必要がある。例えば、第１のゲート電極側壁絶縁膜１０８の幅が２０ｎｍである場合において、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタの不純物拡散を一度の熱処理で行うとき、８００℃、６０分程度から８７５℃、１０分程度が最適であることを実験から見いだしている。
【００７４】
このようにして、図４（ｂ）に示すように、ソース／ドレイン拡散層としては多結晶シリコン膜が薄い半導体層１１２、多結晶シリコン膜が厚い半導体層１１３、浅い拡散層１１４、深い拡散層１１５が形成され、不純物ドープされたゲート電極１０６が形成される。上記半導体層１１２，半導体層１１３が、ソース／ドレイン領域に活性領域とゲート絶縁膜が接する面より上部に形成された導電体の一例である。
【００７５】
次に、図４（ｃ）に示すように、周知のサリサイド工程により、多結晶シリコン膜が厚い半導体層１１３、ゲート電極１０６、及びコンタクト領域１３０（図５（ｃ）に示す）上に金属膜としてチタンシリサイド膜１１７を選択的に形成する。この第２実施形態では、金属膜としてチタン金属によるシリサイドを用いたが、これに限るものではなく、他の高融点金属膜として、コバルト、ニッケル、白金等でも良い。また、タングステン、チタン、チタンナイトライド、タンタルなどの高融点金属膜、または、アルミ、銅や、これらの合金か、もしくはこれらの金属や合金にシリコンやパラジウムなどの不純物が添加されたものでもよい。
【００７６】
次に、周知の方法で層間絶縁膜１１８を形成した後、コンタクト孔１１９（図５（ｃ）に示す）とコンタクト孔１２０を層間絶縁膜１１８の所定の位置に開口する。図示はしていないが、周知の方法により金属プラグ１２２及び上部配線１２３を形成すれば、この第２実施形態の半導体装置が完成する。
【００７７】
このとき、図５（ｃ）に示すように、上部配線用のコンタクト孔１１９は、ゲート電極１０６とコンタクト領域１３０にオーバーラップするように形成されている。このため、高融点シリサイド膜１１７がゲート電極１０６端で断線しても、コンタクト孔１１９内の金属プラグにより確実に接続することができる。したがって、制御性良くゲート電極１０６と浅いウェル領域１０４との接続させたＤＴＭＯＳを実現することができる。
【００７８】
以上のように、この第２実施形態の半導体装置の製造方法では、特殊なプロセスやプロセス装置を用いることなく、ゲート電極１０６とソース／ドレイン電極とに纏わる容量を低減した半導体装置を形成することができる。
【００７９】
また、図７に示す従来の第２の半導体装置のようにソース／ドレイン領域への第１導電型の不純物イオンを半導体基板１０１に直接注入しておらず、多結晶シリコン膜１１０中に注入している。したがって、イオン注入による結晶欠陥が半導体基板１０１中に形成されないので、ソース／ドレイン領域での接合リーク電流を低減することができる。ソース／ドレイン領域のＰＮ接合において、逆バイアス方向（Ｎ型領域をＰ型領域に対してプラス電位になるように電圧を印可させた場合）のリーク電流が１桁から２桁程低減されることを実験により確認している。
【００８０】
【発明の効果】
以上より明らかなように、この発明の半導体装置及び製造方法によれば、ゲート電極に対して積み上げられた半導体層との対抗面積を小さくすることによって、ゲート電極とソース／ドレイン電極に纏わる容量を低減して高速で低消費電力な半導体装置を実現することができる。
【００８１】
また、この発明の半導体装置をゲート電極とウェル領域を接続した、いわゆるＤＴＭＯＳトランジスタとすることで、さらに低消費電力で高速な半導体装置を実現することができる。さらに、ゲート電極とコンタクト領域にまたがるように金属プラグを形成することによって、ゲート電極とウェル領域を確実に接続することができる。
【００８２】
また、ソース／ドレイン領域への不純物注入を直接半導体基板に注入せず、ソース／ドレイン領域に積み上げられた半導体層内に注入することによって、注入時に半導体基板中に結晶欠陥が発生しないので、接合リーク電流を低減することができる。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｃ）は本発明の第１実施形態の半導体装置を説明する図である。
【図２】図２（ａ）〜（ｃ）は本発明の第２実施形態の半導体装置を説明する図である。
【図３】図３（ａ）〜（ｃ）は上記半導体装置を作成する手順を説明する図である。
【図４】図４（ａ）〜 （ｃ）は上記半導体装置を作成する手順を説明する図である。
【図５】図５（ａ）〜（ｃ）は上記半導体装置を作成する手順を説明する図である。
【図６】図６（ａ）及び図６（ｂ）は従来の第１の半導体装置を説明する図である。
【図７】従来の第２の半導体装置を説明する図である。
【符号の説明】
１０１…半導体基板
１０２…素子分離領域
１０３…第１導電型の深いウェル領域
１０４…第２導電型の浅いウェル領域
１０５…ゲート絶縁膜
１０６…ゲート電極
１０７…シリコン窒化膜
１０８…第１のゲート電極側壁絶縁膜
１１０…多結晶シリコン膜
１１１…第２のゲート電極側壁絶縁膜
１１２…薄い半導体層
１１３…厚い半導体層
１１４…第１導電型の浅い拡散層
１１５…第１導電型の深い拡散層
１１６…第２導電型の高濃度拡散層
１１７…シリサイド膜
１１８…層間絶縁膜
１１９，１２０…コンタクト孔
１２１…第２導電型の高濃度拡散層
１２２…金属プラグ
１２３…金属配線
１３０…コンタクト領域
１３１…薄い半導体層領域
１３２…厚い半導体領域
１４０…第１導電型の不純物イオン
１４１…第２導電型の不純物イオン

Claims (8)

1. 半導体基板と、
   上記半導体基板の活性領域となる領域上に形成されたゲート絶縁膜と、
   上記ゲート絶縁膜上に形成されたゲート電極と、
   上記ゲート電極の両側に位置するソース／ドレイン領域にかつ上記活性領域と上記ゲート絶縁膜が接する面より上部に形成された導電体を備え、
   上記導電体の上記ゲート電極近傍の領域の厚さが、上記導電体の他の領域よりも薄いことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   上記半導体基板に形成された素子分離領域を備え、
   上記導電体が上記素子分離領域の一上部にも存在することを特徴とする半導体装置。
3. 請求項１に記載の半導体装置において、
   上記導電体は多結晶シリコン膜であることを特徴とする半導体装置。
4. 請求項１に記載の半導体装置において、
   上記半導体基板内に形成された第２導電型のウェル領域と、
   上記活性領域と上記ゲート絶縁膜が接する面より下部の上記半導体基板内かつ上記ゲート電極近傍の上記導電体の領域下に形成された第１導電型の浅い拡散層と、
   上記活性領域と上記ゲート絶縁膜が接する面より下部の上記半導体基板内かつ上記導電体の他の領域下に形成され、上記第１導電型の浅い拡散層よりも深さが深い第１導電型の深い拡散層と、
   上記第１導電型の浅い拡散層と上記第２導電型のウェル領域との境界部に形成され、上記第２導電型のウェル領域よりも濃い濃度の第２導電型の高濃度拡散層とを備えたことを特徴とする半導体装置。
5. 請求項１に記載の半導体装置において、
   上記導電体の他の領域の少なくとも一部をシリサイド化していることを特徴とする半導体装置。
6. 請求項１に記載の半導体装置において、
   上記半導体基板内に形成された第１導電型の深いウェル領域と、
   上記第１導電型の深いウェル領域内に形成され、素子分離領域によって区分された第２導電型の浅いウェル領域を備え、
   上記ゲート電極と上記第２導電型の浅いウェル領域が電気的に接続されていることを特徴とする半導体装置。
7. 半導体基板上にゲート絶縁膜とゲート電極を順次形成する工程と、
   少なくとも上記ゲート電極の両側に第１のゲート電極側壁絶縁膜を形成する工程と、
   上記第１のゲート電極側壁絶縁膜を形成した後、上記ゲート電極を覆うように多結晶シリコン膜を被着する工程と、
   上記多結晶シリコン膜を被着した後、基板全面にレジストを平坦に塗布する工程と、
   上記レジストの膜厚を上記ゲート電極領域の段差よりも薄くする工程と、
   上記レジストの膜厚を薄くした後、上記レジストをパターニングする工程と、
   上記レジストをマスクにして上記多結晶シリコン膜を、上記ゲート電極近傍の多結晶シリコン膜の領域が上記多結晶シリコン膜の被着膜厚よりも薄くなるまでエッチングして、膜厚が薄い多結晶シリコン膜の領域を形成する工程と、
   上記膜厚が薄い多結晶シリコン膜の領域を覆うように第２のゲート電極側壁絶縁膜を形成する工程と、
   上記第２のゲート電極側壁絶縁膜を形成した後、上記多結晶シリコン膜中に不純物をドープする工程と、
   上記不純物がドープされた上記多結晶シリコン膜から上記不純物を固相拡散させることにより、上記活性領域と上記ゲート絶縁膜が接する面より下部の上記半導体基板内かつ上記ゲート電極近傍の上記多結晶シリコン膜の領域下に形成された第１導電型の浅い拡散層、及び上記活性領域と上記ゲート絶縁膜が接する面より下部の上記半導体基板内かつ上記多結晶シリコン膜の他の領域下に形成され、上記第１導電型の浅い拡散層よりも深さが深い第１導電型の深い拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法。
8. 請求項７に記載の半導体装置の製造方法において、
   上記第２のゲート電極側壁絶縁膜を形成した後に、上記ゲート電極長手方向のゲート電極端部における上記ゲート電極の一部を除去して上記ゲート電極と上記第２導電型の浅いウェル領域を接続するためのコンタクト領域を形成する工程と、
   上記コンタクト領域を形成した後、層間絶縁膜を堆積する工程と、
   上記ゲート電極及び上記コンタクト領域上の上記層間絶縁膜の一部を除去して、上記ゲート電極及び上記コンタクト領域にまたがるコンタクト孔を形成する工程と、
   上記コンタクト孔に導電物を埋設する工程とを有することを特徴とする半導体装置の製造方法。

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