JP5455801B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
パワーＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタのひとつに、横型のＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）電界効果トランジスタがある。
このようなＤＭＯＳ電界効果トランジスタの耐圧を向上させる手段として、一般的に、ドリフト領域の長さ（ドリフト長）を延ばすことで、素子の耐圧を向上させる方策がある。しかし、ドリフト長を長くすると、横型のＤＭＯＳ電界効果トランジスタの素子面積が増加するという問題があった。
また、ＤＭＯＳ電界効果トランジスタでは、アバランシェ降伏によって素子破壊が起き難くなるように、一般的に、ソース領域に、ソース領域とは反対の導電形のバックゲート領域を設け、アバランシェ降伏で発生したキャリアをバックゲート領域から排出する施策をとる。
アバランシェ降伏で発生したキャリアをバックゲート領域から効率よく排出するには、全てのソース領域にバックゲート領域を設けることが望ましい。しかし、全てのソース領域にバックゲート領域を設けると、素子長Ａ（ソース・ドレイン間の距離）が長くなり、ソース・ドレイン間のオン抵抗（ＲｏｎＡ）が増加したり、素子面積が増加するという問題がある。
これに対し、バックゲート領域をもたないソース領域を一部に設けることにより、素子面積の増加を抑制し、ＲｏｎＡを低減させる施策がある。しかしこの場合は、バックゲート領域をもたない素子領域におけるアバランシェ降伏時の素子破壊の危険性が高くなるという課題があった。
特開２００７−８８３６９号公報
本発明の実施形態は、素子面積の増大を抑制しつつ、アバランシェ耐量が向上可能な半導体装置を提供する。
本実施形態の半導体装置は、半導体層と、前記半導体層の表面に選択的に設けられた第１導電形の第１のベース領域と、前記第１のベース領域の表面に選択的に設けられた第２導電形の第１のソース領域と、前記第１のベース領域から離間し、前記半導体層の表面に選択的に設けられた第１導電形の第２のベース領域と、前記第２のベース領域の表面に選択的に設けられた、第２導電形の第２のソース領域および前記第２のソース領域に近接する第１導電形のバックゲート領域と、前記第１のベース領域と前記第２のベース領域とにより挟まれ、前記半導体層の表面に選択的に設けられた第２導電形のドリフト領域と、前記ドリフト領域の表面に選択的に設けられた第２導電形のドレイン領域と、前記ドリフト領域の表面から内部にかけて設けられ、前記ドリフト領域の一部を介して前記第１のベース領域に対向する第１の絶縁体領域と、前記第１の絶縁体領域とで前記ドレイン領域を挟むように前記ドリフト領域の表面から内部にかけて設けられ、前記ドリフト領域の一部を介して前記第２のベース領域に対向する第２の絶縁体領域と、前記第１のベース領域の表面および前記第２のベース領域の表面に設けられたゲート酸化膜と、前記第１のベース領域および前記ドリフト領域の上に前記ゲート酸化膜を介して設けられた第１のゲート電極と、前記第２のベース領域および前記ドリフト領域の上に前記ゲート酸化膜を介して設けられた第２のゲート電極と、前記第１のソース領域、前記第２のソース領域、および前記バックゲート領域に接続された第１の主電極と、前記ドレイン領域に接続された第２の主電極と、を備え、前記ドリフト領域の一部を介して対向する前記第１のベース領域と前記第１の絶縁体領域とのあいだの距離は１．８μｍ以下であり、前記ドリフト領域の一部を介して対向する前記第１のベース領域と前記第１の絶縁体領域とのあいだの距離は、前記ドリフト領域の一部を介して対向する前記第２のベース領域と前記第２の絶縁体領域とのあいだの距離よりも短いことを特徴とする。
第１の実施の形態に係る半導体装置の要部断面図である。 第１の実施の形態に係る半導体装置の要部平面図である。 ソース−ドレイン間耐圧（ＢＶｄｓｓ）と、ベース領域と絶縁体層とにより挟まれたドリフト領域の部分の長さとの関係を説明する図である。 第２の実施の形態に係る半導体装置の要部断面図である。 第３の実施の形態に係る半導体装置の要部断面図である。 ソース−ドレイン間耐圧（ＢＶｄｓｓ）と、ベース領域と絶縁体層とにより挟まれたドリフト領域の部分の不純物濃度との関係を説明する図である。 第４の実施の形態に係る半導体装置の要部断面図である。 第５の実施の形態に係る半導体装置の要部断面図である。 第６の実施の形態に係る半導体装置の要部断面図である。 第６の実施の形態に係る半導体装置の要部平面図である。 半導体装置の製造方法を説明するための要部断面図である。 半導体装置の製造方法を説明するための要部断面図である。 半導体装置の製造方法を説明するための要部断面図である。 半導体装置の製造方法を説明するための要部断面図である。 半導体装置の別の製造方法を説明するための要部断面図である。 半導体装置の別の製造方法を説明するための要部断面図である。 半導体装置の別の製造方法を説明するための要部断面図である。
以下、図面を参照しつつ、本実施の形態について説明する。
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置の要部断面図である。
図２は、第１の実施の形態に係る半導体装置の要部平面図である。
図１には、図２のＡ−Ａ’断面が示されている。なお、図２では、半導体装置１のゲート酸化膜６０の下側の構造を説明する都合上、図１に示したソース電極８０Ａ、８０Ｂ、ドレイン電極９０および層間絶縁膜９５が表示されていない。半導体装置１は、例えば、パワー用デバイス（同期整流回路装置等）の素子として用いられる。半導体の導電形については、例えば、ｐ形を第１導電形、ｎ形を第２導電形とする。
図１に示す半導体装置１は、横型のＤＭＯＳであり、第２導電形の半導体層１１ｎと、を備え、半導体層１１ｎの表面に選択的に設けられた第１導電形の第１のベース領域２１と、第１のベース領域２１の表面に選択的に設けられた第２導電形の第１のソース領域３１と、第１のベース領域２１から離間し、半導体層１１ｎの表面に選択的に設けられた第１導電形の第２のベース領域２２と、第２のベース領域２２の表面に選択的に設けられた、第２導電形の第２のソース領域３２ａ（または、ソース領域３２ｂ）および第２のソース領域３２ａに近接する第１導電形のバックゲート領域３３と、を備える。「近接」とは、ソース領域の近傍にバックゲート領域が配置されていることのほか、ソース領域にバックゲート領域が隣り合って配置されている場合も含む。他の部材間の配置関係においても同様である。
半導体装置１においては、半導体層１１ｎについては、ｎ−形のウェル領域に置き換えてもよい。ベース領域２１、２２の表面には、ＤＭＯＳの閾値電圧（Ｖｔｈ）を調整するために、不純物を所定の濃度に調整したインプラント領域（不図示）を設けてもよい。ベース領域２１、２２については、ｐ形ボディ領域あるいはｐ形ウェル領域と呼称してもよい。
半導体装置１は、第１のベース領域２１と第２のベース領域２２とにより挟まれ、半導体層１１ｎの表面に選択的に設けられた第２導電形のドリフト領域４０と、ドリフト領域４０の表面に選択的に設けられた第２導電形のドレイン領域５１と、ドリフト領域４０の表面から内部にかけて設けられ、第１のベース領域２１にドリフト領域４０の一部を介して対向する第１の絶縁体層（絶縁体領域）５０ａと、第１の絶縁体層５０ａとでドレイン領域５１を挟むようにドリフト領域４０の表面から内部にかけて設けられ、第２のベース領域２２にドリフト領域４０の一部を介して対向する第２の絶縁体層（絶縁体領域）５０ｂと、を備える。半導体層１１ｎの表面には、ベース領域２１、２２とは離隔して、ｎ＋形のドレイン領域５１が設けられている。また、ドリフト領域４０の表面から内部にかけては、ＳＴＩ領域である第１の絶縁体層５０ａと、同じくＳＴＩ領域である第２の絶縁体層５０ｂとが設けられている。
半導体装置１は、第１のベース領域２１の表面、第２のベース領域２２の表面、およびドリフト領域４０の表面に設けられたゲート酸化膜６０と、を備える。半導体装置１は、第１のベース領域２１およびドリフト領域４０の上にゲート酸化膜６０を介して設けられた第１のゲート電極７１と、第２のベース領域２２およびドリフト領域４０の上にゲート酸化膜６０を介して設けられた第２のゲート電極７２と、を備える。
半導体装置１は、第１のソース領域３１に接続されたソース電極８０Ａと、第１のソース領域３１、第２のソース領域３２ａ（または、ソース領域３２ｂ）、およびバックゲート領域３３に接続されたソース電極８０Ｂと、ドレイン領域５１に接続されたドレイン電極９０と、を備える。ソース電極８０Ａとソース電極８０Ｂとは、共通のソース電極であり、ソース電極８０Ａとソース電極８０Ｂとはともに半導体装置１の第１の主電極になる。ドレイン電極９０は、半導体装置１の第２の主電極になる。
ソース領域３１は、ソースコンタクト領域８１を介して、ソース電極８０Ａに接続されている。ソース領域３２ａは、ソースコンタクト領域８２ａを介して、ソース電極８０Ｂに接続されている。ソース領域３２ｂは、ソースコンタクト領域８２ｂを介して、ソース電極８０Ｂに接続されている。バックゲート領域３３は、バックゲートコンタクト領域８３を介して、ソース電極８０Ｂに接続されている。ドレイン領域５１は、ドレインコンタクト領域９１を介してドレイン電極９０に接続されている。
半導体装置１においては、コンタクト領域８５をソースコンタクト領域８１とソース領域３１との間に介在させてもよい。また、半導体装置１においては、コンタクト領域８６がソースコンタクト領域８２ａとソース領域３２ａとの間、さらに、ソースコンタクト領域８２ｂとソース領域３２ｂとの間、さらに、バックゲートコンタクト領域８３とバックゲート領域３３との間に介在させてもよい。また、半導体装置１においては、コンタクト領域９３をドレインコンタクト領域９１とドレイン領域５１との間に介在させてもよい。必要に応じて、コンタクト領域８５、８６、９３については取り除いてもよい。
本実施の形態では、それぞれのソース電極８０Ａ、８０Ｂからドレイン電極９０に向かう方向の、それぞれのゲート電極７１、７２の長さをゲート長とする。ゲート長に略直交する方向のゲートの長さをゲート幅とする。半導体装置１のゲート長は、例えば、１０μｍ以下である。
また、図２に示す半導体装置１の平面内において、第１のソース領域３１と、第２のソース領域３２ａ（または、ソース領域３２ｂ）がライン状に延在する。さらに、ソース領域３２ａとソース領域３２ｂとの間には、ソース領域３２ａ、３２ｂとは導電形が異なるバックゲート領域３３が設けられている。バックゲート領域３３は、ソース領域３２ａ（または、ソース領域３２ｂ）と略平行になるように配置されている。
また、半導体装置１の平面内において、ソース領域３１と、ソース領域３２ａ（または、ソース領域３２ｂ）とに対向するようにドレイン領域５１が設けられている。ドレイン領域５１は、ソース領域３１と、ソース領域３２ａ（または、ソース領域３２ｂ）に略平行にライン状に延在している。半導体装置１の平面内においては、第１のソース領域３１と、第２のソース領域３２ａ（または、ソース領域３２ｂ）との間にドレイン領域５１が設けられた構造が繰り返し配置されている。
半導体装置１では、素子面積の増加を抑制するために、第１のソース領域３１にはバックゲート領域が配置されていない。すなわち、ドレイン領域５１を挟むソース領域において、一方のソース領域３２ａ、３２ｂには、バックゲート領域３３が近接し、他方のソース領域３１には、バックゲート領域が近接していない。ソース領域３１には、バックゲート領域が近接していないので、ソース領域３１とドレイン領域５１との間の素子長Ａを短く設計することができる。
本実施の形態では、ドリフト領域４０の一部を介して対向する第１のベース領域２１と第１の絶縁体層５０ａとのあいだの距離を距離ｄ１とする。ドリフト領域４０の一部を介して対向する第２のベース領域２２と第２の絶縁体層５０ｂとのあいだの距離を距離ｄ２とする。距離ｄ１は、ベース領域２１と絶縁体層５０ａとより挟まれたドリフト領域４０の部分の長さである。距離ｄ２は、ベース領域２２と絶縁体層５０ｂとより挟まれたドリフト領域４０の部分の長さである。そして、距離ｄ１と、距離ｄ２については、後述する理由により、距離ｄ１が距離ｄ２よりも短くなるように設計されている（ｄ２＞ｄ１）。なお、半導体装置１においては、ベース領域２１からベース領域２２に向かう方向における、絶縁体層５０ａの幅Ｓ１と、絶縁体層５０ｂの幅Ｓ２とは、略等しい。
また、ゲート電極７１、７２の上側、ゲート電極７１、７２から表出するゲート酸化膜６０の上側には、層間絶縁膜９５が設けられている。ソース電極８０Ａ、８０Ｂ、ドレイン電極９０は、層間絶縁膜９５から表出している。
半導体装置１においては、各々のソース領域３１、３２ａ、３２ｂが共通のソース電極により並列に接続され、各々のドレイン領域５１が共通のドレイン電極により並列に接続されている。
次に、半導体装置１の作用効果について説明する。
半導体装置１のソース領域３１とゲート電極７１との電位差を閾値より低い電圧（例えば０Ｖ）にし、ソース領域３１に対し、ドレイン領域５１に正の電圧（逆バイアス電圧）を印加する。すると、ゲート電極７１の下側のベース領域２１とドリフト領域４０との接合部分（ｐｎ接合界面）からベース領域２１側およびドリフト領域４０側に空乏層が延びる。同時に、半導体装置１のソース領域３２ａ、３２ｂとゲート電極７２との電位差を閾値より低い電圧（例えば０Ｖ）にし、ソース領域３２ａ、３２ｂに対し、ドレイン領域５１に正の電圧（逆バイアス電圧）を印加する。すると、ゲート電極７２の下側のベース領域２２とドリフト領域４０との接合部分（ｐｎ接合界面）からベース領域２２側およびドリフト領域４０側に空乏層が延びる。
半導体装置１では、上述した逆バイアス電圧が印加されると、ベース領域２１と絶縁体層５０ａとより挟まれたドリフト領域４０の部分（距離ｄ１の部分）と、ベース領域２２と絶縁体層５０ｂとにより挟まれたドリフト領域４０の部分（距離ｄ２の部分）とが完全空乏化するように、ドリフト領域４０内の不純物濃度（ドーズ量）が調整されている。完全に空乏化した後の空乏層は、誘電体層として近似できる。
従って、ソース領域３１とドレイン領域５１に印加された逆バイアス電圧は、ベース領域２１と絶縁体層５０ａとにより挟まれたドリフト領域４０の部分（距離ｄ１の部分）に生じた空乏層と、絶縁体層５０ａによって分担される。また、ソース領域３２ａ、３２ｂとドレイン領域５１に印加された逆バイアス電圧は、ベース領域２２と絶縁体層５０ｂとにより挟まれたドリフト領域４０の部分（距離ｄ２の部分）に生じた空乏層と、絶縁体層５０ｂによって分担される。
この際、ベース領域と絶縁体層とが対向する距離ｄが短くなるほど、絶縁体層に負担させる逆バイアス電圧の割合が高くなる。つまり、空乏層が絶縁体層に近接する場合、ベース領域と絶縁体層とが対向する距離ｄがより短くなるほど、絶縁体層に負荷させる電圧の分担割合が高くなる。ここで、半導体層よりも絶縁体層のほうが耐圧が高い。
半導体装置１では、ベース領域２１と絶縁体層５０ａとより挟まれたドリフト領域４０の部分の距離ｄ１を長くして、耐圧を向上させるのではなく、ベース領域２１と絶縁体層５０ａとより挟まれたドリフト領域４０の部分が完全空乏化できるような距離で、ベース領域２１と絶縁体層５０ａとが対向する距離ｄ１を距離ｄ２よりも短くして、ソース領域３１とドレイン領域５１との間のソース−ドレイン間耐圧（ＢＶｄｓｓ）を増加させている。
図３は、ソース−ドレイン間耐圧（ＢＶｄｓｓ）と、ベース領域と絶縁体層とにより挟まれたドリフト領域の部分の長さとの関係を説明する図である。この結果は、発明者により実験シミュレーションによって求められたものである。
図３の横軸は、ベース領域と絶縁体層とにより挟まれたドリフト領域４０の部分の距離ｄ（ｄ１、ｄ２）であり、縦軸は、ソース−ドレイン間耐圧（ＢＶｄｓｓ）である。
図３（ａ）は、ドリフト領域４０の不純物のドーズ量を（１）：１．０×１０１２（／ｃｍ２）、（２）：３．０×１０１２（／ｃｍ２）、（３）：５．５×１０１２（／ｃｍ２）、（４）：９．０×１０１２（／ｃｍ２）とした場合の距離ｄとＢＶｄｓｓの関係をシミュレーションした結果である。
図３（ａ）の結果によれば、ドリフト領域４０の不純物のドーズ量に関わらず、少なくとも長さが１．８μｍ以下の領域においては、距離ｄ（ｄ１、ｄ２）が短くなるほど、ＢＶｄｓｓが大きくなることが判る。一例として、ｄ１＝０．２μｍ、ｄ２＝０．３μｍが例示されている。これは、少なくとも距離ｄが１．８μｍ以下の領域においてはベース領域と絶縁体層とにより挟まれたドリフト領域４０の部分が完全空乏化したことにより、上述した逆バイアス電圧の印加の割合が空乏層（誘電体層）と、絶縁体層とによって分担されるため、距離ｄが短くなるほど、絶縁体層に負担させる逆バイアス電圧の割合が高くなるためである。その結果、ＢＶｄｓｓが増加するものと考えられる。半導体装置１では、距離ｄ１および距離ｄ２のうち、すくなくとも距離ｄ１は、１．８μｍ以下に設定されている。素子面積をより減少させるためには、距離ｄ１および距離ｄ２がともに１．８μｍ以下であることが望ましい。
従来、ＢＶｄｓｓを向上させる手段としては、ベース領域と絶縁体層とにより挟まれたドリフト領域４０の部分の距離ｄを長くする方策が採られてきた。これは、ベース領域と絶縁体層とにより挟まれたドリフト領域４０の部分の距離ｄをより長くすることにより、ベース領域と絶縁体層とにより挟まれたドリフト領域４０の部分内の電圧の勾配が緩和されて、ＢＶｄｓｓが増加するという作用を利用した方法である。しかしながら、この方策では、距離ｄが長くなる分、必然的に素子面積が増大するという弊害がある。
これに対し、半導体装置１では、図３（ｂ）に示すごとく、ベース領域２１と絶縁体層５０ａとより挟まれたドリフト領域４０の部分の距離ｄ１を、ベース領域２２と絶縁体層５０ｂとにより挟まれたドリフト領域４０の部分の距離ｄ２よりも短くして（ｄ２＞ｄ１）、ソース領域３１とドレイン領域５１との間のソース−ドレイン間耐圧（ＢＶｄｓｓ）を増加させている。
その結果、半導体装置１については、耐圧を向上させるために素子面積を増加させることなく、ソース領域３１とドレイン領域５１との間のＢＶｄｓｓは、ソース領域３２ａ（または、ソース領域３２ｂ）とドレイン領域５１との間のＢＶｄｓｓよりも高くなる。
なお、ベース領域２１からベース領域２２に向かう方向における、絶縁体層５０ａの幅Ｓ１は、絶縁体層５０ｂの幅Ｓ２とは略等しい。一例として、Ｓ１＝Ｓ２＝０．５μｍとする。但し、Ｓ１、Ｓ２については、この値に限られるものではない。
このような半導体装置１によれば、従来構造に比して素子面積を増加させることなく（むしろ減少させた上で）、バックゲート領域が近接しないソース領域３１とドレイン領域５１との間のアバランシェ耐量を、バックゲート領域３３が近接するソース領域３２ａ、３２ｂとドレイン領域５１との間のアバランシェ耐量よりも高くすることができる。すなわち、ソース領域３１とドレイン領域５１との間では、ソース領域３２ａ、３２ｂとドレイン領域５１との間よりも先に素子破壊（アバランシェブレークダウン）が起き難くなる。換言すれば、ソース領域３２ａ、３２ｂとドレイン領域５１との間のアバランシェ耐量が、ソース領域３１とドレイン領域５１との間のアバランシェ耐量に比較して低くなったことにより、ソース領域３１とドレイン領域５１との間よりも先に、ソース領域３２ａ、３２ｂとドレイン領域５１との間においてアバランシェ降伏が起き易くなる。
一方、ソース領域３１とドレイン領域５１との間よりもソース領域３２ａ、３２ｂとドレイン領域５１との間のアバランシェ降伏が起き易くなったとしても、ソース領域３２ａ、３２ｂには、バックゲート領域３３が近接している。
従って、ソース領域３１とドレイン領域５１との間において、アバランシェ降伏が起きる前に、ソース領域３２ａ、３２ｂとドレイン領域５１との間においてアバランシェ降伏が起きたとしても、ソース領域３２ａ、３２ｂとドレイン領域５１との間において発生したキャリア（例えば、ホール）は、効率よくバックゲート領域３３からソース電極８０Ｂに排出される。従って、ソース領域３２ａ、３２ｂとドレイン領域５１との間においては、アバランシェ耐量のマージンが拡大し、その結果、高いアバランシェ耐量を有する。すなわち、ソース領域３１とドレイン領域５１との間の耐性、およびソース領域３２ａ、３２ｂとドレイン領域５１との間の耐性は、ともに向上する。従って、半導体装置１全体のアバランシェ耐量はより向上する。
また、ソース領域３１とドレイン領域５１との間よりもソース領域３２ａ、３２ｂとドレイン領域５１との間でアバランシェ降伏を起き易くさせたため、ソース領域３２ａ、３２ｂとドレイン領域５１との間の耐性によって半導体装置１のソース−ドレイン間耐圧を制御することができる。
そして、半導体装置１のソース領域３１とゲート電極７１との電位差を閾値より高い電圧にし、ソース領域３２ａ、３２ｂとゲート電極７２との電位差を閾値より高い電圧にすると、ベース領域２１、２２の表面にはチャネルが形成され、ソース−ドレイン間に電流が流れる。
このような作用効果によって、半導体装置１が動作する。
次に、実施の形態の変形例について説明する。以下の説明では、同一の部材には同位置の符号を付し、一度説明した部材、その部材の作用効果については、必要に応じて説明を省略する。実施の形態の変形させた部分について詳細に説明する。
（第２の実施の形態）
図４は、第２の実施の形態に係る半導体装置の要部断面図である。
半導体装置２の基本構成は、半導体装置１の基本構成と同様である。半導体装置２においては、ベース領域２１と絶縁体層５０ａとより挟まれたドリフト領域４０の部分が完全空乏化できるような距離（１．８μｍ以下）であって、ベース領域２１と絶縁体層５０ａとが対向する距離ｄ１がベース領域２２と絶縁体層５０ｂとが対向する距離ｄ２よりも短い（ｄ２＞ｄ１）。
さらに、半導体装置２においては、ベース領域２１からベース領域２２に向かう方向において、絶縁体層５０ａの幅Ｓ１は、絶縁体層５０ｂの幅Ｓ２よりも長くなっている。すなわち、ベース領域２１に近接するドリフト領域４０とドレイン領域５１とのあいだの絶縁体層５０ａの距離（幅Ｓ１）は、ベース領域２２に近接するドリフト領域４０とドレイン領域５１とのあいだの絶縁体層５０ｂの距離（幅Ｓ２）よりも長い。
半導体装置２においては、一例として、ｄ１＝０．２μｍ、ｄ２＝０．３μｍとし、Ｓ１＝０．６μｍであり、Ｓ２＝０．５μｍとしている。なお、ｄ１、ｄ２、Ｓ１、Ｓ２については、上述した値に限られるものではない。
半導体装置２では、上述した逆バイアス電圧が印加されると、ベース領域２１と絶縁体層５０ａとより挟まれたドリフト領域４０の部分（距離ｄ１の部分）と、ベース領域２２と絶縁体層５０ｂとにより挟まれたドリフト領域４０の部分（距離ｄ２の部分）とが完全空乏化する。
ソース領域３１とドレイン領域５１に印加された逆バイアス電圧は、ベース領域２１と絶縁体層５０ａとにより挟まれたドリフト領域４０の部分（距離ｄ１の部分）に生じた空乏層と、絶縁体層５０ａによって分担される。また、ソース領域３２ａ、３２ｂとドレイン領域５１に印加された逆バイアス電圧は、ベース領域２２と絶縁体層５０ｂとにより挟まれたドリフト領域４０の部分（距離ｄ２の部分）に生じた空乏層と、絶縁体層５０ｂによって分担される。
半導体装置２においては、距離ｄ２＞距離ｄ１としたことに加えて、絶縁体層５０ａの幅Ｓ１を、絶縁体層５０ｂの幅Ｓ２よりも長くしているので、第１の実施の形態における半導体装置１よりも絶縁体層５０ａに負担させる逆バイアス電圧の割合を絶縁体層５０ｂに負担させる逆バイアス電圧の割合よりも高くすることができる。ここで、半導体層よりも絶縁体層のほうが耐圧が高い。
従って、ソース領域３１とドレイン領域５１との間のＢＶｄｓｓは、ソース領域３２ａ（または、ソース領域３２ｂ）とドレイン領域５１との間のＢＶｄｓｓよりもより高くなる。
このような半導体装置２によれば、バックゲート領域が近接しないソース領域３１とドレイン領域５１との間のアバランシェ耐量が、バックゲート領域３３が近接するソース領域３２ａ、３２ｂとドレイン領域５１との間のアバランシェ耐量よりもより高くなる。すなわち、ソース領域３１とドレイン領域５１との間では、ソース領域３２ａ、３２ｂとドレイン領域５１との間よりも先に素子破壊（アバランシェブレークダウン）がより起き難くなる。換言すれば、ソース領域３２ａ、３２ｂとドレイン領域５１との間のアバランシェ耐量がソース領域３１とドレイン領域５１との間のアバランシェ耐量よりも低くなったことにより、ソース領域３１とドレイン領域５１との間よりも先に、ソース領域３２ａ、３２ｂとドレイン領域５１との間においてアバランシェ降伏がより起き易くなる。
一方、ソース領域３１とドレイン領域５１との間よりもソース領域３２ａ、３２ｂとドレイン領域５１との間のアバランシェ降伏が起き易くなったとしても、ソース領域３２ａ、３２ｂには、バックゲート領域３３が近接している。
従って、ソース領域３１とドレイン領域５１との間において、アバランシェ降伏が起きる前に、ソース領域３２ａ、３２ｂとドレイン領域５１との間においてアバランシェ降伏が起きたとしても、ソース領域３２ａ、３２ｂとドレイン領域５１との間において発生したキャリア（例えば、ホール）は、効率よくバックゲート領域３３からソース電極８０Ｂに排出される。従って、ソース領域３２ａ、３２ｂとドレイン領域５１との間においては、アバランシェ耐量のマージンが拡大し、その結果、高いアバランシェ耐量を有する。すなわち、ソース領域３１とドレイン領域５１との間の耐性、およびソース領域３２ａ、３２ｂとドレイン領域５１との間の耐性は、ともに向上する。
また、ソース領域３１とドレイン領域５１との間よりもソース領域３２ａ、３２ｂとドレイン領域５１との間でアバランシェ降伏を起き易くさせたため、ソース領域３２ａ、３２ｂとドレイン領域５１との間の耐性によって半導体装置２のソース−ドレイン間耐圧を制御することができる。
このような構成によれば、従来構造に比して、素子面積をより小さくすることができるようになるとともに、ソース領域３１とドレイン領域５１との間よりも先に、ソース領域３２ａ、３２ｂとドレイン領域５１との間においてアバランシェ降伏がより起き易くなる。従って、半導体装置２全体のアバランシェ耐量はより向上する。
なお、図中には、ｄ２＞ｄ１であり、Ｓ２＜Ｓ１の例が示されているが、半導体装置２としては、距離ｄ１と、距離ｄ２とがともに完全空乏化できる距離であって等しく（例えば、ｄ１＝ｄ２＝０．２μｍ）、Ｓ１＝０．６μｍであり、Ｓ２＝０．５μｍとする形態も考えられる。このような寸法の半導体装置２においても、従来構造に比して素子面積の増大を抑制することができる。なお、ｄ１、ｄ２、Ｓ１、Ｓ２については、上述した値に限られるものではない。
（第３の実施の形態）
図５は、第３の実施の形態に係る半導体装置の要部断面図である。
半導体装置３の基本構成は、半導体装置１の基本構成と同様である。半導体装置３においては、ベース領域２１と絶縁体層５０ａとより挟まれたドリフト領域４０の部分が完全空乏化できるような距離（１．８μｍ以下）であって、ベース領域２１と絶縁体層５０ａとが対向する距離ｄ１がベース領域２２と絶縁体層５０ｂとが対向する距離ｄ２よりも短い（ｄ２＞ｄ１）。
さらに、半導体装置３においては、ドリフト領域４０の一部である、ベース領域２１と絶縁体層５０ａとにより挟まれたドリフト領域４０の部分の不純物濃度Ｑｄ１（第１の不純物濃度）は、ドリフト領域４０の他の一部である、ベース領域２２と絶縁体層５０ｂとにより挟まれたドリフト領域４０の部分の不純物濃度Ｑｄ２（第２の不純物濃度）と異なるように設計されている。例えば、図中には、Ｑｄ２＜Ｑｄ１の例が示されているが、後述する理由により、Ｑｄ２＞Ｑｄ１としてもよい。
ここで、不純物濃度Ｑｄ１は、上述した逆バイアス電圧が印加された場合、ベース領域２１と絶縁体層５０ａとより挟まれたドリフト領域４０の部分（距離ｄ１の部分）が完全空乏化する程度の濃度である。不純物濃度Ｑｄ２は、上述した逆バイアス電圧が印加された場合、ベース領域２２と絶縁体層５０ｂとにより挟まれたドリフト領域４０の部分（距離ｄ２の部分）が完全空乏化する程度の濃度である。
半導体装置３において、Ｑｄ１とＱｄ２との値を変えた理由を以下に説明する。
図６は、ソース−ドレイン間耐圧（ＢＶｄｓｓ）と、ベース領域と絶縁体層とにより挟まれたドリフト領域の部分の不純物濃度との関係を説明する図である。
図６（ａ）の横軸は、ベース領域と絶縁体層とにより挟まれたドリフト領域４０の部分の不純物濃度Ｑｄ（／ｃｍ３）であり、図６（ｂ）の横軸は不純物のドーズ量（／ｃｍ２）であり、図６（ａ）,（ｂ）の縦軸は、ソース−ドレイン間耐圧（ＢＶｄｓｓ）である。不純物濃度Ｑｄは、例えば、イオン注入のドーズ量、および活性化条件等を適宜調整することにより、目的の値に調整される。図６（ａ）には、ソース−ドレイン間耐圧（ＢＶｄｓｓ）が最も高くなる不純物濃度Ｑｄが「Ｑｄ’」で例示され、「Ｑｄ’」の左側にＡ領域が例示され、「Ｑｄ’」の右側にＢ領域が例示されている。
Ａ領域について、ソース領域３１とドレイン領域５１との間に逆バイアスを印加した場合を例に説明する。
半導体装置３のソース領域３１とゲート電極７１との電位差を閾値より低い電圧（例えば０Ｖ）にし、ソース領域３１に対し、ドレイン領域５１に正の電圧（逆バイアス電圧）を印加した場合、ゲート電極７１の下側のベース領域２１とドリフト領域４０との接合部分（ｐｎ接合界面）からベース領域２１側およびドリフト領域４０側に空乏層が延びる。Ａ領域は、この空乏層が完全空乏化する領域である。
Ａ領域では、不純物濃度Ｑｄが低くなるほど、空乏層が拡がり易くなる。例えば、ｐｎ接合界面からベース領域２１側に延びる空乏層の終端は、不純物濃度Ｑｄが低くなるほど、ソース領域３１にまで届き易くなる。また、ｐｎ接合界面からドリフト領域４０側に延びる空乏層の終端は、不純物濃度Ｑｄが低くなるほど、ドレイン領域５１にまで届き易くなる。従って、Ａ領域においては、不純物濃度Ｑｄが低くなるほど、ソース領域３１とドレイン領域５１とが連続した空乏層で繋がり易くなる。すなわち、Ａ領域においては、不純物濃度Ｑｄが低くなるほど、ソース−ドレイン間のパンチスルーが起き易くなる。これにより、Ａ領域では、不純物濃度Ｑｄが低くなるほど、半導体装置３の耐圧が低くなってしまう。
しかし、Ａ領域では、不純物濃度Ｑｄが高くなるほど、空乏層の拡がりが抑制される。ここで、ベース領域２１とドリフト領域４０との接合部分からベース領域２１側に延びる空乏層の終端は、ソース領域３１にまで届かず、ソース領域３１の手前で止まることが望ましい。また、ベース領域２１とドリフト領域４０との接合部分からドリフト領域４０側に延びる空乏層の終端においても、ドレイン領域５１にまで届かず、ドレイン領域５１の手前で止まることが望ましい。この場合において、ソース−ドレイン間の電圧の勾配が最も緩やかになり、半導体装置３は高耐圧を維持する。従って、Ａ領域においては、不純物濃度Ｑｄが高くなるほど、半導体装置３の耐圧が増加する。
一方、不純物濃度が「Ｑｄ’」より高いＢ領域では、不純物濃度がさらに高くなるので、Ａ領域よりも空乏層が延び難くなる。これにより、ソース−ドレイン間において印加電圧の勾配がＡ領域よりも急峻になる部分が形成してしまう。印加電圧の勾配は、不純物濃度が高くなるほど、より急峻になる。すなわち、不純物濃度が高くなるほど、実質的な素子長が短くなり、ソース−ドレイン間においてアバランシェ降伏が起き易くなる。その結果、半導体装置３の耐圧が低くなる。
例えば、図６（ｂ）は、Ｂ領域における、ソース−ドレイン間耐圧（ＢＶｄｓｓ）と、ベース領域と絶縁体層とにより挟まれたドリフト領域の部分の不純物のドーズ量との関係が示されている。この結果は、発明者により実験シミュレーションによって求められたものである。図６（ｂ）に示すごとく、不純物のドーズ量が低くなるほど、ソース−ドレイン間耐圧（ＢＶｄｓｓ）が向上する結果が得られている。
同様の現象は、ソース領域３２ａ、３２ｂとドレイン領域５１との間においても起こり得る。
半導体装置３においては、図６に示すＡ領域において半導体装置を設計した場合には、ベース領域２１と絶縁体層５０ａとにより挟まれたドリフト領域４０の部分の不純物濃度Ｑｄ１がベース領域２２と絶縁体層５０ｂとにより挟まれたドリフト領域４０の部分の不純物濃度Ｑｄ２よりも高く設計される。また、Ｂ領域において半導体装置を設計した場合には、ベース領域２１と絶縁体層５０ａとにより挟まれたドリフト領域４０の部分の不純物濃度Ｑｄ１がベース領域２２と絶縁体層５０ｂとにより挟まれたドリフト領域４０の部分の不純物濃度Ｑｄ２よりも低く設計される。
従って、ソース領域３１とドレイン領域５１との間のＢＶｄｓｓは、ソース領域３２ａ（または、ソース領域３２ｂ）とドレイン領域５１との間のＢＶｄｓｓよりも高くなる。
このような半導体装置３によれば、バックゲート領域が近接しないソース領域３１とドレイン領域５１との間のアバランシェ耐量は、バックゲート領域３３が近接するソース領域３２ａ、３２ｂとドレイン領域５１との間のアバランシェ耐量よりもより高くなる。すなわち、ソース領域３１とドレイン領域５１との間では、ソース領域３２ａ、３２ｂとドレイン領域５１との間よりも先に素子破壊（アバランシェブレークダウン）がより起き難くなる。換言すれば、ソース領域３２ａ、３２ｂとドレイン領域５１との間のアバランシェ耐量がソース領域３１とドレイン領域５１との間のアバランシェ耐量よりも低くなったことにより、ソース領域３１とドレイン領域５１との間よりも先に、ソース領域３２ａ、３２ｂとドレイン領域５１との間においてアバランシェ降伏がより起き易くなる。
一方、ソース領域３１とドレイン領域５１との間よりもソース領域３２ａ、３２ｂとドレイン領域５１との間のアバランシェ降伏が起き易くなったとしても、ソース領域３２ａ、３２ｂには、バックゲート領域３３が近接している。
従って、ソース領域３１とドレイン領域５１との間において、アバランシェ降伏が起きる前に、ソース領域３２ａ、３２ｂとドレイン領域５１との間においてアバランシェ降伏が起きたとしても、ソース領域３２ａ、３２ｂとドレイン領域５１との間において発生したキャリア（例えば、ホール）は、効率よくバックゲート領域３３からソース電極８０Ｂに排出される。従って、ソース領域３２ａ、３２ｂとドレイン領域５１との間においては、アバランシェ耐量のマージンが拡大し、その結果、高いアバランシェ耐量を有する。すなわち、ソース領域３１とドレイン領域５１との間の耐性、およびソース領域３２ａ、３２ｂとドレイン領域５１との間の耐性は、ともに向上する。
また、ソース領域３１とドレイン領域５１との間よりもソース領域３２ａ、３２ｂとドレイン領域５１との間でアバランシェ降伏を起き易くさせたため、ソース領域３２ａ、３２ｂとドレイン領域５１との間の耐性によって半導体装置３のソース−ドレイン間耐圧を制御することができる。
なお、ソース領域３１とドレイン領域５１との間のＢＶｄｓｓを、ソース領域３２ａ（または、ソース領域３２ｂ）とドレイン領域５１との間のＢＶｄｓｓよりも、より高くするには、絶縁体層５０ａの幅Ｓ１を絶縁体層５０ｂの幅Ｓ２より長くしてもよい。
このような構成によれば、従来構造に比して、素子面積がより小さくできるとともに、ソース領域３１とドレイン領域５１との間よりも先に、ソース領域３２ａ、３２ｂとドレイン領域５１との間においてアバランシェ降伏がより起き易くなる。従って、半導体装置３全体のアバランシェ耐量はより向上する。
（第４の実施の形態）
図７は、第４の実施の形態に係る半導体装置の要部断面図である。
半導体装置４の基本構成は、半導体装置１の基本構成と同様である。半導体装置４においては、ベース領域２１と絶縁体層５０ａとより挟まれたドリフト領域４０の部分が完全空乏化できるような距離（１．８μｍ以下）であって、ベース領域２１と絶縁体層５０ａとが対向する距離ｄ１がベース領域２２と絶縁体層５０ｂとが対向する距離ｄ２よりも短い（ｄ２＞ｄ１）。
さらに、半導体装置４では、ゲート酸化膜６０上のゲート電極７３は、ベース領域２１からドレイン領域５１の方向において、絶縁体層５０ａ上にまで延在している。あるいは、半導体装置４では、ゲート酸化膜６０上のゲート電極７４は、ベース領域２２からドレイン領域５１の方向において、絶縁体層５０ｂ上にまで延在している。延在したゲート電極７３、７４は、フィールドプレート電極として機能する。ゲート電極７３およびゲート電極７４は、ゲート−ドレイン間の短絡を防止するため、ドレイン領域５１の上側にまでは達していない。
ゲート酸化膜６０上のゲート電極７３をベース領域２１からドレイン領域５１の方向において、絶縁体層５０ａ上にまで延在させることにより、ドリフト領域４０内では、空乏層がさらに伸び易くなり、ベース領域２１の端部にかかる電界集中が緩和する。あるいは、ゲート酸化膜６０上のゲート電極７４をベース領域２２からドレイン領域５１の方向において、絶縁体層５０ｂ上にまで延在させることにより、ドリフト領域４０内では、空乏層がさらに伸び易くなり、ベース領域２２の端部にかかる電界集中が緩和する。
ゲート電極がフィールドプレート電極として機能する上記効果は、ゲート電極７４側よりもゲート電極７３側で促進させる。その調整は、ゲート電極７３とゲート電極７４とのそれぞれの長さを調整することにより行われる。
このような半導体装置４によれば、バックゲート領域が近接しないソース領域３１とドレイン領域５１との間のアバランシェ耐量が、バックゲート領域３３が近接するソース領域３２ａ、３２ｂとドレイン領域５１との間のアバランシェ耐量よりもより高くなる。すなわち、ソース領域３１とドレイン領域５１との間では、ソース領域３２ａ、３２ｂとドレイン領域５１との間よりも先に素子破壊（アバランシェブレークダウン）がより起き難くなる。換言すれば、ソース領域３２ａ、３２ｂとドレイン領域５１との間のアバランシェ耐量がソース領域３１とドレイン領域５１との間のアバランシェ耐量よりも低くなったことにより、ソース領域３１とドレイン領域５１との間よりも先に、ソース領域３２ａ、３２ｂとドレイン領域５１との間においてアバランシェ降伏がより起き易くなる。
一方、ソース領域３１とドレイン領域５１との間よりもソース領域３２ａ、３２ｂとドレイン領域５１との間のアバランシェ降伏が起き易くなったとしても、ソース領域３２ａ、３２ｂには、バックゲート領域３３が近接している。
従って、ソース領域３１とドレイン領域５１との間において、アバランシェ降伏が起きる前に、ソース領域３２ａ、３２ｂとドレイン領域５１との間においてアバランシェ降伏が起きたとしても、ソース領域３２ａ、３２ｂとドレイン領域５１との間において発生したキャリア（例えば、ホール）は、効率よくバックゲート領域３３からソース電極８０Ｂに排出される。従って、ソース領域３２ａ、３２ｂとドレイン領域５１との間においては、アバランシェ耐量のマージンが拡大し、その結果、高いアバランシェ耐量を有する。すなわち、ソース領域３１とドレイン領域５１との間の耐性、およびソース領域３２ａ、３２ｂとドレイン領域５１との間の耐性は、ともに向上する。
また、ソース領域３１とドレイン領域５１との間よりもソース領域３２ａ、３２ｂとドレイン領域５１との間でアバランシェ降伏を起き易くさせたため、ソース領域３２ａ、３２ｂとドレイン領域５１との間の耐性によって半導体装置４のソース−ドレイン間耐圧を制御することができる。
なお、ソース領域３１とドレイン領域５１との間のＢＶｄｓｓを、ソース領域３２ａ（または、ソース領域３２ｂ）とドレイン領域５１との間のＢＶｄｓｓよりも、より高くするには、絶縁体層５０ａの幅Ｓ１を絶縁体層５０ｂの幅Ｓ２より長くしてもよい。
あるいは、半導体装置３のごとく、ベース領域２１と絶縁体層５０ａとにより挟まれたドリフト領域４０の部分の不純物濃度Ｑｄ１と、ベース領域２２と絶縁体層５０ｂとにより挟まれたドリフト領域４０の部分の不純物濃度Ｑｄ２とを変えて設計してもよい。
このような構成によれば、従来構造に比して素子面積が小さくできるともに、ソース領域３１とドレイン領域５１との間よりも先に、ソース領域３２ａ、３２ｂとドレイン領域５１との間においてアバランシェ降伏がより起き易くなる。従って、半導体装置４全体のアバランシェ耐量はより向上する。
（第５の実施の形態）
図８は、第５の実施の形態に係る半導体装置の要部断面図である。
半導体装置５の基本構成は、半導体装置１の基本構成と同様である。半導体装置５においては、ベース領域２１と絶縁体層５０ａとより挟まれたドリフト領域４０の部分が完全空乏化できるような距離（１．８μｍ以下）であって、ベース領域２１と絶縁体層５０ａとが対向する距離ｄ１がベース領域２２と絶縁体層５０ｂとが対向する距離ｄ２よりも短い（ｄ２＞ｄ１）。
さらに、半導体装置５では、ｎ−形の半導体層１１ｎに代えて、ｐ−形の半導体層１１ｐが設けられている。半導体層１１ｐは、ウェル領域としてもよい。半導体装置５では、ドリフト層４０がリサーフ（RESURF：Reduced Surface Field）層として機能する。
このようなリサーフ構造を有する半導体装置５によれば、ドリフト領域４０の距離ｄ１、距離ｄ２の部分において形成される空乏層が半導体装置１〜４よりも拡がり易くなる。
例えば、半導体装置５のソース領域３１とゲート電極７１との電位差を閾値より低い電圧（例えば０Ｖ）にし、ソース領域３１に対し、ドレイン領域５１に正の電圧（逆バイアス電圧）を印加する。すると、ゲート電極７１の下側のベース領域２１とドリフト領域４０との接合部分（ｐｎ接合界面）からベース領域２１側およびドリフト領域４０側に空乏層が延びるとともに、絶縁体層５０ａの下方のドリフト領域４０と、絶縁体層５０ａの下方の半導体層１１ｐとの接合部分からもドリフト領域４０側および半導体層１１ｐ側に空乏層が延びる。また、半導体装置５のソース領域３２ａ（または、ソース領域３２ｂ）とゲート電極７２との電位差を閾値より低い電圧（例えば０Ｖ）にし、ソース領域３２ａ（または、ソース領域３２ｂ）に対し、ドレイン領域５１に正の電圧（逆バイアス電圧）を印加する。すると、ゲート電極７２の下側のベース領域２２とドリフト領域４０との接合部分（ｐｎ接合界面）からベース領域２２側およびドリフト領域４０側に空乏層が延びるとともに、絶縁体層５０ｂの下方のドリフト領域４０と、絶縁体層５０ｂの下方の半導体層１１ｐとの接合部分からもドリフト領域４０側および半導体層１１ｐ側に空乏層が延びる。
このような半導体装置５によれば、バックゲート領域が近接しないソース領域３１とドレイン領域５１との間のアバランシェ耐量は、バックゲート領域３３が近接するソース領域３２ａ、３２ｂとドレイン領域５１との間のアバランシェ耐量よりもより高くなる。すなわち、ソース領域３１とドレイン領域５１との間では、ソース領域３２ａ、３２ｂとドレイン領域５１との間よりも先に素子破壊（アバランシェブレークダウン）がより起き難くなる。換言すれば、ソース領域３２ａ、３２ｂとドレイン領域５１との間のアバランシェ耐量がソース領域３１とドレイン領域５１との間のアバランシェ耐量よりも低くなったことにより、ソース領域３１とドレイン領域５１との間よりも先に、ソース領域３２ａ、３２ｂとドレイン領域５１との間においてアバランシェ降伏がより起き易くなる。
一方、ソース領域３１とドレイン領域５１との間よりもソース領域３２ａ、３２ｂとドレイン領域５１との間のアバランシェ降伏が起き易くなったとしても、ソース領域３２ａ、３２ｂには、バックゲート領域３３が近接している。
従って、ソース領域３１とドレイン領域５１との間において、アバランシェ降伏が起きる前に、ソース領域３２ａ、３２ｂとドレイン領域５１との間においてアバランシェ降伏が起きたとしても、ソース領域３２ａ、３２ｂとドレイン領域５１との間において発生したキャリア（例えば、ホール）は、効率よくバックゲート領域３３からソース電極８０Ｂに排出される。従って、ソース領域３２ａ、３２ｂとドレイン領域５１との間においては、アバランシェ耐量のマージンが拡大し、その結果、高いアバランシェ耐量を有する。すなわち、ソース領域３１とドレイン領域５１との間の耐性、およびソース領域３２ａ、３２ｂとドレイン領域５１との間の耐性は、ともに向上する。
また、ソース領域３１とドレイン領域５１との間よりもソース領域３２ａ、３２ｂとドレイン領域５１との間でアバランシェ降伏を起き易くさせたため、ソース領域３２ａ、３２ｂとドレイン領域５１との間の耐性によって半導体装置５のソース−ドレイン間耐圧を制御することができる。
なお、ソース領域３１とドレイン領域５１との間のＢＶｄｓｓを、ソース領域３２ａ（または、ソース領域３２ｂ）とドレイン領域５１との間のＢＶｄｓｓよりも、より高くするには、絶縁体層５０ａの幅Ｓ１を絶縁体層５０ｂの幅Ｓ２より長くしてもよい。
あるいは、半導体装置３のごとく、ベース領域２１と絶縁体層５０ａとにより挟まれたドリフト領域４０の部分の不純物濃度Ｑｄ１と、ベース領域２２と絶縁体層５０ｂとにより挟まれたドリフト領域４０の部分の不純物濃度Ｑｄ２とを変えて設計してもよい。
あるいは、ゲート電極がフィールドプレート電極として機能する効果をゲート電極７４側よりもゲート電極７３側で促進させてもよい。
このような構成によれば、従来構造に比して素子面積が小さくできるとともに、ソース領域３１とドレイン領域５１との間よりも先に、ソース領域３２ａ、３２ｂとドレイン領域５１との間においてアバランシェ降伏がより起き易くなる。従って、半導体装置５全体のアバランシェ耐量はより向上する。
特に、半導体装置５では、リサーフ構造により半導体装置１〜４よりも空乏層が拡がり易くなるため、ドリフト領域４０の不純物濃度を半導体装置１〜４よりも高くすることができる。これにより、半導体装置５では、ソース−ドレイン間のオン抵抗をより低減させることができる。
（第６の実施の形態）
図９は、第６の実施の形態に係る半導体装置の要部断面図である。
図１０は、第６の実施の形態に係る半導体装置の要部平面図である。
図９には、図１０のＡ−Ａ’断面が示されている。なお、図９では、半導体装置６のゲート酸化膜６０の下側の構造を説明する都合上、図１０に示したソース電極８０Ａ、８０Ｂ、ドレイン電極９０および層間絶縁膜９５が表示されていない。
半導体装置６は、横型のＤＭＯＳであり、第２導電形の半導体層１１ｎと、半導体層１１ｎの表面に設けられた第１導電形の第１のベース領域２１と、第１のベース領域２１の表面に設けられた第２導電形の第１のソース領域３１と、半導体層１１ｎの表面に設けられた第１導電形の第２のベース領域２２と、第２のベース領域２２の表面に設けられた第２導電形の第２のソース領域３２と、第２のソース領域３２に近接する第１導電形のバックゲート領域３３（図１０参照）と、を備える。
半導体装置６は、第１のソース領域３１に接続されたソース電極８０Ａと、第１のソース領域３１、第２のソース領域３２、およびバックゲート領域３３に接続されたソース電極８０Ｂと、ドレイン領域５１に接続されたドレイン電極９０と、を備える。ソース電極８０Ａとソース電極８０Ｂとは、共通のソース電極であり、ソース電極８０Ａとソース電極８０Ｂとはともに半導体装置６の第１の主電極になる。ドレイン電極９０は、半導体装置６の第２の主電極になる。
ソース領域３１は、ソースコンタクト領域８１を介して、ソース電極８０Ａに接続されている。ソース領域３２は、ソースコンタクト領域８２を介して、ソース電極８０Ｂに接続されている。バックゲート領域３３は、バックゲートコンタクト領域（不図示）を介して、ソース電極８０Ｂに接続されている。
また、図１０に示す半導体装置６の平面内において、第１のソース領域３１と、第２のソース領域３２がライン状に延在している。さらに、ソース領域３２には、ソース領域３２とは導電形が異なるバックゲート領域３３が近接している。
また、半導体装置６の平面内において、ソース領域３１と、ソース領域３２とに対向するようにドレイン領域５１が設けられている。ドレイン領域５１は、ソース領域３１と、ソース領域３２およびバックゲート領域３３に略平行にライン状に延在している。半導体装置６の平面内においては、第１のソース領域３１と、第２のソース領域３２との間にドレイン領域５１が設けられた構造が繰り返し配置されている。
半導体装置６では、素子面積の増加を抑制するために、第１のソース領域３１にはバックゲート領域が近接していない。すなわち、ドレイン領域５１を挟むソース領域において、一方のソース領域３２には、バックゲート領域３３が近接し、他方のソース領域３１には、バックゲート領域３３が近接していない。半導体装置６では、素子面積を半導体装置１〜５よりもさらに減少させるために、ソース領域３２およびバックゲート領域３３で一列になる構成をしている。
半導体装置６では、ベース領域２１と絶縁体層５０ａとより挟まれたドリフト領域４０の部分が完全空乏化できるような距離（１．８μｍ以下）であって、ベース領域２１と絶縁体層５０ａとが対向する距離ｄ１がベース領域２２と絶縁体層５０ｂとが対向する距離ｄ２よりも短くなるように設計されている（ｄ２＞ｄ１）。
または、半導体装置６においては、ベース領域２１からベース領域２２に向かう方向において、絶縁体層５０ａの幅Ｓ１と、絶縁体層５０ｂの幅Ｓ２とは、略等しくしてもよく、あるいは、Ｓ１＞Ｓ２となるよう設計されていてもよい。
すなわち、半導体装置６においては、ｄ２＞ｄ１、もしくは、Ｓ２＜Ｓ１、もしくは、ｄ２＞ｄ１且つＳ２＜Ｓ１となるように設計されている。
このような半導体装置６によれば、ソース領域３１とドレイン領域５１との間のアバランシェ耐量がソース領域３２とドレイン領域５１との間のアバランシェ耐量よりもより高くなる。すなわち、ソース領域３１とドレイン領域５１との間では、ソース領域３２とドレイン領域５１との間よりも先に素子破壊（アバランシェブレークダウン）がより起き難くなる。換言すれば、ソース領域３２とドレイン領域５１との間のアバランシェ耐量がソース領域３１とドレイン領域５１との間のアバランシェ耐量よりも低くなったことにより、ソース領域３１とドレイン領域５１との間よりも先に、ソース領域３２とドレイン領域５１との間においてアバランシェ降伏がより起き易くなる。
一方、ソース領域３１とドレイン領域５１との間よりもソース領域３２とドレイン領域５１との間のアバランシェ降伏が起き易くなったとしても、ソース領域３２には、バックゲート領域３３が近接している。
従って、ソース領域３１とドレイン領域５１との間において、アバランシェ降伏が起きる前に、ソース領域３２とドレイン領域５１との間においてアバランシェ降伏が起きたとしても、ソース領域３２とドレイン領域５１との間において発生したキャリア（例えば、ホール）は、効率よくバックゲート領域３３からソース電極８０Ｂに排出される。従って、ソース領域３２とドレイン領域５１との間においては、アバランシェ耐量のマージンが拡大し、その結果、高いアバランシェ耐量を有する。すなわち、ソース領域３１とドレイン領域５１との間の耐性、およびソース領域３２とドレイン領域５１との間の耐性は、ともに向上する。
また、ソース領域３１とドレイン領域５１との間よりもソース領域３２とドレイン領域５１との間でアバランシェ降伏を起き易くさせたため、ソース領域３２とドレイン領域５１との間の耐性によって半導体装置６のソース−ドレイン間耐圧を制御することができる。
なお、ソース領域３１とドレイン領域５１との間のＢＶｄｓｓを、ソース領域３２とドレイン領域５１との間のＢＶｄｓｓよりも、より高くするには、ｄ２＞ｄ１としたことに加えて、前述したように絶縁体層５０ａの幅Ｓ１を絶縁体層５０ｂの幅Ｓ２より長くしてもよい。
あるいは、半導体装置３のごとく、ベース領域２１と絶縁体層５０ａとにより挟まれたドリフト領域４０の部分の不純物濃度Ｑｄ１と、ベース領域２２と絶縁体層５０ｂとにより挟まれたドリフト領域４０の部分の不純物濃度Ｑｄ２とを変えて設計してもよい。
あるいは、ゲート電極がフィールドプレート電極として機能する効果をゲート電極７４側よりもゲート電極７３側で促進させてもよい。
このような構成によれば、従来構造に比して素子面積が小さくできるとともに、ソース領域３１とドレイン領域５１との間よりも先に、バックゲート領域３３が近接されている側のソース領域３２とドレイン領域５１との間においてアバランシェ降伏がより起き易くなる。従って、半導体装置６全体のアバランシェ耐量はより向上する。なお、バックゲート領域３３の配置の仕方は、図６に示される配置に限られるものではなく、例えば図２に示されるようにソース領域３２と並列したストライプ状に配置されていてもよい。
（第７の実施の形態）
本実施の形態に係る半導体装置の製造方法について説明する。
図１１〜図１４は、半導体装置の製造方法を説明するための要部断面図である。
なお、図１１以降では、半導体装置の下地として半導体層１１ｎが例示されているが、半導体層１１ｎに代えて、半導体層１１ｐに置き換える製造方法も本実施の形態に含まれる。
先ず、図１１（ａ）に示すように、半導体層１１ｎの上に、パターニングされたマスク９６を形成し、マスク９６から表出した半導体層１１ｎにエッチング処理を施す。これにより、絶縁体層５０ａ、５０ｂが形成される場所にトレンチ９７が形成される。
次に、図１１（ｂ）に示すように、上述したトレンチ９７内に、絶縁体層５０ａ、５０ｂを形成する。続いて、ドリフト領域を形成する場所を選択的に開口するマスク９８を半導体層１１ｎ上に形成し、このマスク９８を遮蔽膜として半導体層１１ｎにｎ形不純物を注入する。これにより、半導体層１１ｎの表面に選択的にドリフト領域４０が形成される。ドリフト領域４０内には、絶縁体層５０ａ、５０ｂが選択的に設けられる。
マスク９８の開口部分においては、上述した距離ｄ１、ｄ２に差をもたせるために、絶縁体層５０ａに近接する半導体層１１ｎの開口面積と、絶縁体層５０ｂに近接する半導体層１１ｎの開口面積に差をもたせている。例えば、絶縁体層５０ａに近接する半導体層１１ｎの開口領域（距離ｄ１の領域）は、絶縁体層５０ｂに近接する半導体層１１ｎの開口領域（距離ｄ２の領域）よりも狭く開口する。これにより、不純物を注入してドリフト領域４０を形成した後には、距離ｄ１と距離ｄ２とがｄ２＞ｄ１の関係になる。マスク９８の開口部分については、距離ｄ１および距離ｄ２のうち、すくなくとも距離ｄ１が１．８μｍ以下となるように制御して開口を施すようにする。
次に、図１２（ａ）に示すように、ｎ形ウェル領域を形成する場所を選択的に開口するマスク９９を半導体層１１ｎの上側に形成し、このマスク９９を遮蔽膜として半導体層１１ｎにｎ形不純物を注入する。これにより、ドリフト領域４０の下方にｎ形ウェル領域４０ｗが形成される。このｎ形ウェル領域４０ｗについては、例えば、図１には表示されてないが、図１２（ａ）に示すごとく、ｎ形ウェル領域４０ｗをドリフト領域４０下に形成してもよい。このような形態も本実施の形態に含まれる。
次に、図１２（ｂ）に示すように、ベース領域を形成する場所を選択的に開口するマスク１００を半導体層１１ｎの上側に形成し、このマスク１００を遮蔽膜として半導体層１１ｎにｐ形不純物を注入する。これにより、半導体層１１ｎの表面に選択的にベース領域２１、２２が形成される。
次に、図１３（ａ）に示すように、ベース領域２１の表面、ベース領域２２の表面、およびドリフト領域４０の表面に、選択的にゲート酸化膜６０を形成する。さらに、ベース領域２１およびドリフト領域４０の上に設けたゲート酸化膜６０上にゲート電極７１を形成し、ベース領域２２およびドリフト領域４０の上に設けたゲート酸化膜６０上にゲート電極７２を形成する。ゲート電極およびゲート酸化膜の選択的な形成は、フォトリソグラフィによる。なお、図示するように、ゲート電極７１については、ゲート酸化膜６０を介して、絶縁体層５０ａの上にまで延在させてもよい。ゲート電極７２については、ゲート酸化膜６０を介して、絶縁体層５０ｂの上にまで延在させてもよい。
次に、図１３（ｂ）に示すように、ソース領域およびドレイン領域を形成する場所を選択的に開口するマスク１０１を半導体層１１ｎの上側に形成し、このマスク１０１を遮蔽膜として半導体層１１ｎにｎ形不純物を注入する。これにより、ベース領域２１内には選択的にソース領域３１が形成され、ベース領域２２内には選択的にソース領域３２ａ、３２ｂが形成される。ドリフト領域４０内の絶縁体層５０ａと絶縁体層５０ｂとの間には、ドレイン領域５１が選択的に形成される。
次に、図１４に示すように、バックゲート領域を形成する場所を選択的に開口するマスク１０２を半導体層１１ｎの上側に形成し、このマスク１０２を遮蔽膜として半導体層１１ｎにｐ形の不純物を注入する。これにより、ベース領域２２の表面に選択的にバックゲート領域３３が形成される。そして、この後においては、例えば、図１に示すように、ソースコンタクト領域８１、８２、８２ａ、８２ｂ、バックゲートコンタクト領域８３、ドレインコンタクト領域９１、ソース電極８０Ａ、８０Ｂ、ドレイン電極９０、層間絶縁膜９５等を形成して、半導体装置を形成する。
（第８の実施の形態）
上述した距離ｄ１、ｄ２に差をもたせるためには、次に例示する製造方法で半導体装置を形成してもよい。
図１５および図１６は、半導体装置の別の製造方法を説明するための要部断面図である。
図１５（ａ）に示すように、ドリフト領域を形成する場所を選択的に開口するマスク１０３を半導体層１１ｎ上に形成する。開口については、絶縁体層５０ａ、５０ｂを一組とした場合、一組おきの領域毎に開口させる。但し、本実施の形態に係る製造方法では、絶縁体層５０ａに近接する半導体層１１ｎの開口面積と、絶縁体層５０ｂに近接する半導体層１１ｎの開口面積には差をもたせない。例えば、矢印で示すごとく、絶縁体層５０ａに近接する半導体層１１ｎの開口領域αと、絶縁体層５０ｂに近接する半導体層１１ｎの開口領域βとに関しては、それぞれの開口面積が略等しく構成されている。
次に、図１５（ｂ）に示すように、マスク１０３を遮蔽膜として、開口された半導体層１１ｎに対し、ｎ形不純物の斜めイオン注入を施す。例えば、半導体層１１ｎの主面に対する法線から開口領域β側に傾斜させたイオンビームを開口された半導体層１１ｎに照射する。これにより、開口領域α側よりも開口領域β側のほうがマスク１０３の端による遮蔽効果が高まり、開口領域β側よりも開口領域α側により多くの不純物が注入される。従って、ドリフト領域４０を形成した後には、距離ｄ１と距離ｄ２とがｄ２＞ｄ１の関係になる。イオンビームについては、距離ｄ１および距離ｄ２のうち、すくなくとも距離ｄ１が１．８μｍ以下となるように傾斜角度を制御して注入を施すようにする。
次に、形成したドリフト領域４０間に、さらにドリフト領域を形成するために、図１６（ａ）に示すように、ドリフト領域を形成する場所を選択的に開口するマスク１０４を半導体層１１ｎ上に形成する。形成したドリフト領域４０については、マスク１０４で被覆する。本実施の形態に係る製造方法では、絶縁体層５０ａに近接する半導体層１１ｎの開口面積と、絶縁体層５０ｂに近接する半導体層１１ｎの開口面積には差をもたせない。例えば、矢印で示すごとく、絶縁体層５０ａに近接する半導体層１１ｎの開口領域αと、絶縁体層５０ｂに近接する半導体層１１ｎの開口領域βとに関しては、それぞれの開口面積が略等しく構成されている。
次に、図１６（ｂ）に示すように、マスク１０４を遮蔽膜として、開口された半導体層１１ｎに対し、ｎ形不純物の斜めイオン注入を施す。例えば、半導体層１１ｎの主面に対する法線から開口領域α側に傾斜させたイオンビームを開口された半導体層１１ｎに照射する。これにより、開口領域β側よりも開口領域α側のほうがマスク１０４の端により遮蔽効果が高まり、開口領域α側よりも開口領域β側により多くの不純物が注入される。従って、このドリフト領域４０においても、距離ｄ１と距離ｄ２とがｄ２＞ｄ１の関係になる。イオンビームについては、距離ｄ１および距離ｄ２のうち、すくなくとも距離ｄ１が１．８μｍ以下となるように傾斜角度を制御して注入を施すようにする。
（第９の実施の形態）
第８の実施の形態では、斜めイオン注入の角度を開口領域α側と開口領域β側の２方向から注入する方法を例示したが、斜めイオン注入の角度を１方向から注入して半導体装置を製造する方法も本実施の形態に含まれる。
図１７は、半導体装置の別の製造方法を説明するための要部断面図である。
例えば、第９の実施の形態で最終的に形成される半導体装置７は、図１７（ａ）に例示される半導体装置のユニット７Ｕが周期的に複数個配置された構造を有する。それぞれのユニット７Ｕは、ＳＴＩ５５によって素子領域が区分け（画定）されている。このような構造の半導体装置７であれば、斜めイオン注入の角度を１方向から注入することにより、上述した距離ｄ１、ｄ２に差をもたせることができる。
例えば、図１７（ｂ）に示すように、ドリフト領域を形成する場所を選択的に開口するマスク１０５Ａ、１０５Ｂを半導体層１１ｎ上に形成する。本実施の形態に係る製造方法では、絶縁体層５０ａに近接する半導体層１１ｎの開口面積と、絶縁体層５０ｂに近接する半導体層１１ｎの開口面積とが略等しく構成されている。
続いて、マスク１０５Ａ、１０５Ｂを遮蔽膜として、開口された半導体層１１ｎに対し、ｎ形不純物の斜めイオン注入を施す。例えば、半導体層１１ｎの主面に対する法線からマスク１０５Ａ側に傾斜させたイオンビームを開口された半導体層１１ｎに照射する。これにより、マスク１０５Ｂ側よりもマスク１０５Ａ側のほうがマスク端により遮蔽効果が高まり、マスク１０５Ａ側よりもマスク１０５Ｂ側の半導体層１１ｎ内により多くの不純物が注入される。従って、ドリフト領域４０を形成した後には、距離ｄ１と距離ｄ２とがｄ２＞ｄ１の関係になる。イオンビームについては、距離ｄ１および距離ｄ２のうち、すくなくとも距離ｄ１が１．８μｍ以下となるように傾斜角度を制御して注入を施すようにする。半導体装置７は、ユニット７Ｕが周期的に配置されているので、ｄ２＞ｄ１の関係にあるドリフト領域４０を形成する場合、上述したように１方向の斜めイオン注入で足りる。このような製造過程によれば、製造工程の短縮化を図ることができる。
以上、具体例を参照しつつ実施の形態について説明した。本実施の形態に係る半導体装置１〜７によれば、素子面積の増大が抑制され、アバランシェ耐量耐圧が向上する。本実施の形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本実施の形態の特徴を備えている限り、本実施の形態の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、本実施の形態では、第１導電形をｐ形とし、第２導電形をｎ形とした場合について説明したが、第１導電形をｎ形とし、第２導電形をｐ形とする構造についても実施の形態に含まれ、同様の効果を得る。その他、本実施の形態はその要旨を逸脱しない範囲で種々変形して実施できる。例えば、半導体層１１ｎ、１１ｐを半導体基板上に設けてもよい。この場合、半導体層１１ｎ、１１ｐについては、半導体基板上でエピタキシャル成長によって形成してもよく、半導体基板内に設けられるウェル層、あるいは、ディープウェル層で構成してもよい。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本実施の形態の特徴を含む限り本実施の形態の範囲に包含される。
その他、本実施の形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本実施の形態の範囲に属するものと了解される。
１、２、３、４、５、６、７ 半導体装置
７Ｕ ユニット
１１ｎ、１１ｐ 半導体層
２１、２２ ベース領域
３１、３２、３２ａ、３２ｂ ソース領域
３３ バックゲート領域
４０ ドリフト領域
５０ａ、５０ｂ 絶縁体層（絶縁体領域）
５１ ドレイン領域
６０ ゲート酸化膜
７１、７２、７３、７４ ゲート電極
８０Ａ、８０Ｂ ソース電極
８１、８２、８２ａ、８２ｂ ソースコンタクト領域
８３ バックゲートコンタクト領域
８５、８６、９３ コンタクト領域
９０ ドレイン電極
９１ ドレインコンタクト領域
９５ 層間絶縁膜
９６、９８、９９、１００、１０１、１０２、１０３、１０４、１０５Ａ、１０５Ｂ マスク
９７ トレンチ
ｄ１、ｄ２ 距離
Ｓ１、Ｓ２ 幅
Ｑｄ１、Ｑｄ２ 不純物濃度
α 開口領域
β 開口領域

Claims (4)

  1. 半導体層と、
    前記半導体層の表面に選択的に設けられた第１導電形の第１のベース領域と、
    前記第１のベース領域の表面に選択的に設けられた第２導電形の第１のソース領域と、
    前記第１のベース領域から離間し、前記半導体層の表面に選択的に設けられた第１導電形の第２のベース領域と、
    前記第２のベース領域の表面に選択的に設けられた、第２導電形の第２のソース領域および前記第２のソース領域に近接する第１導電形のバックゲート領域と、
    前記第１のベース領域と前記第２のベース領域とにより挟まれ、前記半導体層の表面に選択的に設けられた第２導電形のドリフト領域と、
    前記ドリフト領域の表面に選択的に設けられた第２導電形のドレイン領域と、
    前記ドリフト領域の表面から内部にかけて設けられ、前記ドリフト領域の一部を介して前記第１のベース領域に対向する第１の絶縁体領域と、
    前記第１の絶縁体領域とで前記ドレイン領域を挟むように前記ドリフト領域の表面から内部にかけて設けられ、前記ドリフト領域の一部を介して前記第２のベース領域に対向する第２の絶縁体領域と、
    前記第１のベース領域の表面および前記第２のベース領域の表面に設けられたゲート酸化膜と、
    前記第１のベース領域および前記ドリフト領域の上に前記ゲート酸化膜を介して設けられた第１のゲート電極と、
    前記第２のベース領域および前記ドリフト領域の上に前記ゲート酸化膜を介して設けられた第２のゲート電極と、
    前記第１のソース領域、前記第２のソース領域、および前記バックゲート領域に接続された第１の主電極と、
    前記ドレイン領域に接続された第２の主電極と、
    を備え、
    前記ドリフト領域の一部を介して対向する前記第１のベース領域と前記第１の絶縁体領域とのあいだの距離は１．８μｍ以下であり、
    前記ドリフト領域の一部を介して対向する前記第１のベース領域と前記第１の絶縁体領域とのあいだの距離は、前記ドリフト領域の一部を介して対向する前記第２のベース領域と前記第２の絶縁体領域とのあいだの距離よりも短いことを特徴とする半導体装置。
  2. 前記第１のベース領域に近接する前記ドリフト領域と前記ドレイン領域とのあいだの前記第１の絶縁体領域の距離は、前記第２のベース領域に近接する前記ドリフト領域と前記ドレイン領域とのあいだの前記第２の絶縁体領域の距離よりも長いことを特徴とする請求項１記載の半導体装置。
  3. 前記第１のベース領域と前記第１の絶縁体層とにより挟まれた前記ドリフト領域の不純物濃度と、前記第２のベース領域と前記第２の絶縁体層とにより挟まれた前記ドリフト領域の不純物濃度とは、濃度が異なることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１のゲート電極は、前記第１のベース領域から前記ドレイン領域に向かう方向において、前記ゲート酸化膜上から前記第１の絶縁体領域上にまで延在していることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
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