TW201208068A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TW201208068A
TW201208068A TW100109142A TW100109142A TW201208068A TW 201208068 A TW201208068 A TW 201208068A TW 100109142 A TW100109142 A TW 100109142A TW 100109142 A TW100109142 A TW 100109142A TW 201208068 A TW201208068 A TW 201208068A
Authority
TW
Taiwan
Prior art keywords
region
source
base
semiconductor device
base region
Prior art date
Application number
TW100109142A
Other languages
English (en)
Inventor
Hirofumi Hirasozu
Kimihiko Deguchi
Manji Obatake
Tomoko Matsudai
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
Publication of TW201208068A publication Critical patent/TW201208068A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

201208068 六、發明說明： 【發明所屬之技術領域】 本實施形態，係有關於半導體裝置。 【先前技術】 在功率 MOS ( Metal Oxide Semiconductor)場效電晶 體的其中一種中，係存在有橫型之 DMOS ( Double Diffused Metal Oxide Semiconductor)場效電晶體。 作爲將此種DM0 S場效電晶體之耐壓提升的手段’一 般而言，係存在有藉由將飄移區域之長度（飄移長度）延 長來使元件之耐壓提升的策略。但是’若是將飄移長度增 長，則會有使橫型之DM0S場效電晶體的元件面積增加之 問題。 又，在DM0S場效電晶體中，爲了成爲難以由於突崩 潰（Avalanche Breakdown )而造成元件破壞，一般而言 ，係採用在源極區域處，設置與源極區域相反之導電型的 後閘極區域，並將由於突崩潰所產生的載子從後閘極區域 來排出的策略。 爲了將由於突崩潰所產生的載子從後閘極區域來有效 率地排出，係以在全部的源極區域處設置後閘極區域爲理 想。然而，若是在全部的源極區域處設置後閘極區域’則 元件長度A (源極、汲極間之距離）會變長’而會有使源 極、汲極間之0N阻抗（RonA )增加或者是使元件面積增 加的問題。 201208068 相對於此，係有著藉由在一部份處設置並不具備後閘 極區域的源極區域，來抑制元件面積之增加並降低R〇nA 的策略。但是，於此情況，在並不具備後閘極區域之元件 區域處的突崩潰時之元件破壞的危險性係會變高，而造成 問題。 【發明內容】 本發明所欲解決之課題，係在於提供一種：能夠抑制 元件面積之增大，並且能夠提升耐突崩潰度之半導體裝置 〇 實施形態之半導體裝置，其特徵爲，具備有： 半導體層；和 第1導電型之第1基底區域，係被選擇性地設置在前 述半導體層之表面上；和 第2導電型之第1源極區域，係被選擇性地設置在前 述第1基底區域之表面上；和 第1導電型之第2基底區域，係從前述第1基底區域 而分離，並被選擇性地設置在前述半導體層之表面上；和 第2導電型之第2源極區域，係被選擇性地設置在前 述第2基底區域之表面上；和 第1導電型之後閘極區域，係被選擇性地設置在前述 第2基底區域之表面上，並與前述第2源極區域近接；和 第2導電型之飄移區域，係被前述第1基底區域與前 述第2基底區域所挾持，並被選擇性地設置在前述半導體 -6- 201208068 層之表面上；和 第2導電型之汲極區域，係被選擇性地設置在前述飄 移區域之表面上；和 第1絕緣體區域，係從前述飄移區域之表面起而涵蓋 內部地被設置，並隔著前述飄移區域之一部分而與前述第 1基底區域相對向；和 第2絕緣體區域，係以和前述第1絕緣體區域一同挾 持前述汲極區域的方式，而從前述飄移區域之表面起而涵 蓋內部地被設置，並隔著前述飄移區域之一部分而與前述 第2基底區域相對向；和 第1閘極氧化膜，係被設置在前述第1基底區域之表 面上；和 第2閘極氧化膜，係被設置在前述第2基底區域之表 面上；和 第1閘極電極，係在前述第1基底區域以及前述飄移 區域上，隔著前述第1閘極氧化膜而被作設置；和 第2閘極電極，係在前述第2基底區域以及前述飄移 區域上，隔著前述第2閘極氧化膜而被作設置；和 第1主電極，係被與前述第1源極區域、前述第2源 極區域以及前述後閘極區域作連接；和 第2主電極，係被與前述汲極區域作連接， 隔著前述飄移區域之一部分而相對向的前述第1基底 區域和前述第1絕緣體區域，其兩者間之距離係爲1·8μιη 以下， 201208068 隔著前述飄移區域之一部分而相對向之前述第1基底 區域和前述第1絕緣體區域其兩者間之距離，相較於隔著 前述飄移區域之一部分而相對向之前述第2基底區域和前 述第2絕緣體區域其兩者間之距離，係爲較短。 其他實施形態之半導體裝置，其特徵爲，具備有： 半導體層：和 第1導電型之第1基底區域，係被選擇性地設置在前 述半導體層之表面上；和 第2導電型之第1源極區域，係被選擇性地設置在前 述第1基底區域之表面上；和 第1導電型之第2基底區域，係從前述第1基底區域 而分離，並被選擇性地設置在前述半導體層之表面上；和 第2導電型之第2源極區域，係被選擇性地設置在前 述第2基底區域之表面上：和 第1導電型之後閘極區域，係被選擇性地設置在前述 第2基底區域之表面上，並與前述第2源極區域近接：和 第2導電型之飄移區域，係被前述第1基底區域與前 述第2基底區域所挾持，並被選擇性地設置在前述半導體 層之表面上；和 第2導電型之汲極區域，係被選擇性地設置在前述飄 移區域之表面上：和 第1絕緣體區域，係從前述飄移區域之表面起而涵蓋 內部地被設置，並隔著前述飄移區域之一部分而與前述第 1基底區域相對向；和 -8 · 201208068 第2絕緣體區域，係以和前述第丨絕緣體區域一同挾 持前述汲極區域的方式，而從前述飄移區域之表面起而涵 蓋內部地被設置，並隔著前述飄移區域之一部分而與前述 第2基底區域相對向；和 第1閘極氧化膜，係被設置在前述第1基底區域之表 面上；和 第2閘極氧化膜，係被設置在前述第2基底區域之表 面上；和 第1閘極電極，係在前述第1基底區域以及前述飄移 區域上，隔著前述第1閘極氧化膜而被作設置；和 第2閘極電極，係在前述第2基底區域以及前述飄移 區域上，隔著前述第2閘極氧化膜而被作設置；和 第1主電極，係被與前述第1源極區域、前述第2源 極區域以及前述後閘極區域作連接；和 第2主電極，係被與前述汲極區域作連接， 隔著前述飄移區域之一部分而相對向的前述第1基底 區域和前述第1絕緣體區域，其兩者間之距離、以及隔著 前述飄移區域之一部分而相對向之前述第2基底區域和前 述第2絕緣體區域，其兩者間之距離，係爲.1.8 μιη以下， 近接於前述第1基底區域之前述飄移區域和前述汲極 區域其兩者間之前述第1絕緣體區域的距離，相較於近接 於前述第2基底區域之前述飄移區域和前述汲極區域其兩 者間之前述第2絕緣體區域的距離，係爲較長。 若依據上述構成之半導體裝置，則係能夠抑制元件面 201208068 積之增大，並且將耐突崩潰度提升。 【實施方式】 實施形態之半導體裝置，係具備有：半導體層；和第 1導電型之第1基底區域，係被選擇性地設置在前述半導 體層之表面上；和第2導電型之第1源極區域，係被選擇 性地設置在前述第1基底區域之表面上；和第1導電型之 第2基底區域，係從前述第1基底區域而分離，並被選擇 性地設置在前述半導體層之表面上；和第2導電型之第2 源極區域，係被選擇性地設置在前述第2基底區域之表面 上；和第1導電型之後閘極區域，係被選擇性地設置在前 述第2基底區域之表面上，並與前述第2源極區域近接； 和第2導電性之飄移區域，係被前述第1基底區域與前述 第2基底區域所挾持，並被選擇性地設置在前述半導體層 之表面上；和第2導電型之汲極區域，係被選擇性地設置 在前述飄移區域之表面上；和第1絕緣體區域，係從前述 飄移區域之表面起而涵蓋內部地被設置，並隔著前述飄移 區域之一部分而與前述第1基底區域相對向；和第2絕緣 體區域，係以和前述第1絕緣體區域一同挾持前述汲極區 域的方式，而從前述飄移區域之表面起而涵蓋內部地被設 置，並隔著前述飄移區域之一部分而與前述第2基底區域 相對向。實施形態之半導體裝置，係具備有：閘極氧化膜 ，係被設置在前述第1基底區域之表面以及前述第2基底 區域之表面上；和第1閘極電極，係在前述第1基底區域 -10- 201208068 以及前述飄移區域上，隔著前述閘極氧化膜而被作設置； 和第2閘極電極，係在前述第2基底區域以及前述飄移區 域上，隔著前述閘極氧化膜而被作設置；和第1主電極’ 係被與前述第1源極區域、前述第2源極區域以及前述後 閘極區域作連接；和第2主電極，係被與前述汲極區域作 連接。隔著前述飄移區域之一部分而相對向的前述第1基 底區域和前述第1絕緣體區域，其兩者間之距離係爲 1.8 μιη以下，隔著前述飄移區域之一部分而相對向之前述 第1基底區域和前述第1絕緣體區域其兩者間之距離，相 較於隔著前述飄移區域之一部分而相對向之前述第2基底 區域和前述第2絕緣體區域其兩者間之距離，係爲較短》 以下，針對本實施形態，參考圖面並作說明。 (第1實施形態） 圖1，係爲第1實施形態之半導體裝置的重要部分剖 面圖。 圖2，係爲第1實施形態之半導體裝置的重要部分平 面圖。 在圖1中’係展示有圖2之Α-Α’剖面。另外，在圖2 中’爲了便於對半導體裝置1之閘極氧化膜60的下側之 構造作說明’係並未對於圖1中所示之源極電極8〇Α、 8 0Β和汲極電極90以及層間絕緣膜95作展示。半導體裝 置1 ’例如係作爲功率用裝置（同步整流電路裝置等）的 元件而被使用。關於半導體之導電型，例如，係將ρ型作 -11 - 201208068 爲第1導電型，並將η型作爲第2導電型。 圖1中所不之半導體裝置1，係爲橫型之DMOS，並 具備有第2導電型之半導體層11η，且具備有：選擇性地 被設置在半導體層11η之表面上的第1導電型之第1基底 區域21、和選擇性地被設置在第1基底區域21之表面上 的第2導電型之第1源極區域31、和從第1基底區域21 而分離並選擇性地被設置在半導體層11η之表面上的第1 導電型之第2基底區域22、和被選擇性地設置在第2基 底區域22之表面上的第2導電型之第2源極區域32a( 或者是源極區域32b)以及近接於第2源極區域32a的第 1導電型之後閘極區域33。所謂「近接」，除了將後閘極 區域配置在源極區域之近旁的情況以外，亦包含有將後閘 極區域相鄰接於源極區域地作配置之情況。關於其他構件 間的配置關係，亦爲相同。 在半導體裝置1中，針對半導體層lln，係亦可置換 爲n_型之井區域。在基底區域21、22之表面上，爲了對 於DMOS之臨限値電壓（Vth)作調整，係亦可設置將雜 質調整爲特定之濃度的植入區域（未圖示）。針對基底區 域21、22，係亦可稱呼爲p型體（body)區域或者是p 型井區域。 半導體裝置1，係具備有：第2導電性之飄移區域40 ，係被第1基底區域21與第2基底區域22所挾持，並被 選擇性地設置在半導體層lln之表面上；和第2導電型之 汲極區域5 1，係被選擇性地設置在飄移區域40之表面上 -12- 201208068 :和第1絕緣體層（絕緣體區域）5 0 a，係從飄移區域4 0 之表面起而涵蓋內部地被設置，並隔著飄移區域40之一 部分而與第1基底區域21相對向；和第2絕緣體層（絕 緣體區域）50b，係以和第1絕緣體層50a —同挾持汲極 區域51的方式，而從飄移區域40之表面起而涵蓋內部地 被設置，並隔著飄移區域40之一部分而與第2基底區域 22相對向。在半導體層lln之表面上，係與基底區域21 、22相分離地而被設置有n +型之汲極區域51。又，係從 飄移區域40之表面起而涵蓋內部地，被設置有身爲STI 區域之第1絕緣體層50a、和同樣身爲STI區域之第2絕 緣體層50b。 半導體裝置1，係具備有：閘極氧化膜60，其係被設 置在第1基底區域21之表面、第2基底區域22之表面、 以及飄移區域40之表面上。半導體裝置1，係具備有： 在第1基底區域2 1以及飄移區域40之上，隔著閘極氧化 膜60而被設置之第1閘極電極71、和在第2基底區域22 以及飄移區域40之上，隔著閘極氧化膜60而被設置之第 2閘極電極7 2。 半導體裝置1，係具備有：被與第1源極區域31作 連接之源極電極80A;和被與第1源極區域31、第2源 極區域32a (或者是源極區域32b)以及後閘極區域33作 連接之源極電極80B;和被與汲極區域51作連接之汲極 電極90。源極電極80A和源極電極80B，係爲共通之源 極電極，源極電極80A和源極電源80B，係均成爲半導體 -13- 201208068 裝置1之第1主電極。汲極電極90，係成爲半導體裝置1 之第2主電極》 源極區域31，係透過源極接觸區域81，而被與源極 電極80A作連接。源極區域32a，係透過源極接觸區域 82a，而被與源極電極8 0B作連接。源極區域3 2b，係透 過源極接觸區域8 2b，而被與源極電極80B作連接。後閘 極區域33，係透過後閘極接觸區域83，而被與源極電極 80B作連接。汲極區域51，係透過汲極接觸區域91，而 被與汲極電極90作連接。 在半導體裝置1中，亦可使接觸區域85中介存在於 源極接觸區域81和源極區域31之間。又，在半導體裝置 1處，亦可使接觸區域86，中介存在於源極接觸區域82a 和源極區域32a之間，並進而中介存在於源極接觸區域 82b和源極區域32b之間，且進而中介存在於後閘極接觸 區域83和後閘極區域33之間。又，在半導體裝置1中， 亦可使接觸區域93中介存在於汲極接觸區域91和汲極區 域51之間。因應於需要，亦可將接觸區域85、86、93去 除。 在本實施形態中，係將從各個的源極電極80A、80B 所朝向汲極電極90的方向之各個的閘極電極71、72之長 度設爲閘極長度。將與閘極長度略正交之方向的閘極之長 度，設爲閘極寬幅。半導體裝置1之閘極長度，例如，係 爲1 Ομηι以下· 又，在圖2所示之半導體裝置1的平面內，第1源極 -14 - 201208068 區域31和第2源極區域32a (或者是源極區域32b)，係 以線狀而延伸存在。進而，在源極區域32a和源極區域 32b之間，係被設置有導電型爲與源極區域：;2a、32b相 異之後閘極區域3 3。後閘極區域3 3，係以與源極區域 32a (或者是源極區域32b )成爲略平行的方式，而被作 配置。 又，在半導體裝置1之平面內，係以與源極區域31 和源極區域32a (或者是源極區域32b)相對向的方式， 而被設置有汲極區域51。汲極區域51，係與源極區域31 和源極區域32a (或者是源極區域32b)略平行地而以線 狀來延伸存在。在半導體裝置1的平面內，在第1源極區 域31和第2源極區域32a (或者是源極區域32b )之間而 設置有汲極區域51之構造，係被作反覆配置。 在半導體裝置1中，爲了抑制元件面積之增加，在第 1源極區域31處，係並未被配置有後閘極區域。亦即是 ，在挾持汲極區域51之源極區域處，於其中一方之源極 區域32a、32b處，係近接有後閘極區域33，在另外一方 之源極區域31處，係並未近接有後閘極區域。在源極區 域31處，由於係並未近接有後閘極區域，因此，係能夠 將源極區域31和汲極區域5 1之間的元件長度A設計爲 較短。 在本實施形態中，係將隔著飄移區域40之一部分而 作對向之第1基底區域21和第1絕緣體層5 0a之間的距 離，設爲距離dl»將隔著飄移區域40之一部分而作對向 -15- 201208068 之第2基底區域22和第2絕緣體層50b之間的距離，設 爲距離d2 »距離dl，係爲被基底區域21和絕緣體層50a 所挾持之飄移區域40的部分之長度。距離d2，係爲被基 底區域22和絕緣體層50b所挾持之飄移區域40的部分之 長度。而，針對距離dl和距離d2，係依據後述之理由， 而設計爲使距離dl成爲較距離d2更短（d2>dl )。另外 ，在半導體裝置1中，在從基底區域21起而朝向基底區 域22之方向上的絕緣體層50a之寬幅S1和絕緣體層50b 之寬幅S2，係爲略相等。 又，在閘極電極71、72之上側、從閘極電極7 1、72 而露出於表面之閘極氧化膜60之上側處，係被設置有層 間絕緣膜95。源極電極80A、80B、汲極電極90，係從層 間絕緣膜95而露出於表面。 在半導體裝置1中，各個的源極區域31、3 2a、3 2b ，係藉由共通之源極電極而被並聯地作連接，各個的汲極 區域51，係藉由共通之汲極電極而被並聯地作連接。進 而，在源極區域31之其中一側處，係被配置有1組之源 極區域32a(32b)以及汲極區域51，在源極區域31之另 外一側處，係被配置有另外1組之源極區域32a ( 32b ) 以及汲極區域5 1。 接著，針對半導體裝置1之作用效果作說明。 將半導體裝置1之源極區域31和閘極電極71之間的 電位差，設爲較臨限値更低之電壓（·例如0V )，並相對 於源極區域3 1，而在汲極區域5 1處施加正的電壓（逆偏 -16- 201208068 壓電壓）。如此一來，空乏層，係從閘極電極71之下側 的基底區域21和飄移區域40之間的接合部分（pn接合 界面）起，來延伸至基底區域2 1側以及飄移區域40側處 。同時，將半導體裝置1之源極區域32a、32b和閘極電 極72之間的電位差，設爲較臨限値更低之電壓（例如0V )，並相對於源極區域32a、32b，而在汲極區域51處施 加正的電壓（逆偏壓電壓）。如此一來，空乏層，係從閘 極電極72之下側的基底區域22和飄移區域40之間的接 合部分（pn接合界面）起，來延伸至基底區域22側以及 飄移區域4 0側處。 在半導體裝置1中，係以若是被施加有上述之逆偏壓 電壓，則會使被基底區域21與絕緣體層50a所挾持之飄 移區域40的部分（距離dl之部分）和被基底區域22與 絕緣體層50b所挾持之飄移區域40的部分（距離d2之部 分）完全空乏化的方式，來對於飄移區域40內之雜質濃 度（摻雜量）作調整。完全空乏化後之空乏層，係可近似 爲介電質層。 故而，被施加在源極區域31和汲極區域51處的逆偏 壓電壓，係經由在被基底區域21和絕緣體層50a所挾持 之飄移區域40的部分（距離dl的部分）處所產生之空乏 層、以及絕緣體層50a，而被作分擔。又，被施加在源極 區域32a、3 2b和汲極區域51處的逆偏壓電壓，係經由在 被基底區域22和絕緣體層5 0b所挾持之飄移區域40的部 分（距離d2的部分）處所產生之空乏層、以及絕緣體層 -17- 201208068 5〇b，而被作分擔。 此時，若是基底區域和絕緣體層所相對向之距離d變 得越短，則絕緣體層所負擔之逆偏壓電壓的比例係變得越 高。亦即是，當空乏層近接於絕緣體層的情況時，若是基 底區域和絕緣體層所相對向之距離d變得越短，則絕緣體 層所負荷之電壓的分撖比例係變得越高。於此，相較於半 導體層，係以絕緣體層之耐壓爲較高。 在半導體裝置1中，係並非將被基底區域21和絕緣 體層50a所挾持之飄移區域40的部分之距離dl增長來使 耐壓提升，而是在能夠將被基底區域21和絕緣體層50a 所挾持之飄移區域40的部分完全空乏化一般的距離下， 來將基底區域21和絕緣體層50a所相對向之距離dl設 爲較距離d2更短，而使源極區域31和汲極區域51之間 的源極-汲極間耐壓（BVdss )增加》 圖3，係爲對於源極-汲極間耐壓（BVdss)和被基底 區域與絕緣體層所挾持之飄移區域的部分之長度，其兩者 間的關係作說明之圖。此結果，係爲發明者經由實驗模擬 所求取出來者。 圖3之橫軸，係爲被基底區域與絕緣體層所挾持之飄 移區域40的部分之距離d(dl、d2)，縱軸係爲源極-汲 極間耐壓（BVdss)。 圖3(a)，係爲在將飄移區域40之雜質的摻雜量設 爲（1 ) l.OxlO12 ( /cm2 ) 、 （ 2 ) 3·0χ1012 ( /cm2 ) 、 （3 )5.5 xlO12 ( /cm2 ) 、 （ 4 ) 9.0x1 Ο12 ( /cm2 )的情況時， -18- 201208068 對於距離d和BVdss之關係作了模擬之結果。 若依據圖3 ( a )之結果，則可以得知，無關於飄移 區域40之雜質的摻雜量，至少在長度爲1.8 μιη以下的區 域中，若是距離d ( dl、d2 )變得越短，貝IJ BVdss係變得 越大。作爲其中一例，係可例示<11=0.2μιη、（12 = 〇.3μιη。 此係因爲，至少在距離d爲1.8 μιη以下的區域中，被基底 區域和絕緣體層所挾持之飄移區域40的部分係成爲完全 空乏化’藉由此，上述之逆偏壓電壓之施加比例，係經由 空乏層（介電質層）和絕緣體層而被分擔，因此，若是距 離d越短，則絕緣體層所負擔之逆偏壓電壓的比例係變得 越高之故。其結果，可以想見B V d s s係增加。在半導體裝 置1中，於距離dl以及距離d2中，至少距離dl係被設 定爲1.8μιη以下。爲了使元件面積更加減少，較理想，距 離dl以及距離d2係均爲1.8μιη以下。 在先前技術中，作爲將BVdss提升的手段，係採用有 將被基底區域和絕緣體層所挾持的飄移區域4 0之部分的 距離d增長的對策。此一手段，係爲對於藉由將被基底區 域和絕緣體層所挾持之飄移區域40的部分之距離d設爲 更長而產生有使被基底區域和絕緣體層所挾持之飄移區域 40的部分內之電壓的梯度緩和並使BVdss增加之作用作 了利用的方法。然而，在此種策略中，由於距離d係變長 ，因此，係有著元件面積必然會增大的缺點》 相對於此，在半導體裝置1中，係如圖3 ( b )中所 示一般，將被基底區域21和絕緣體層50a所挾持的飄移 -19- 201208068 區域40之部分的距離dl，設爲較被基底區域22和絕 體層50b所挾持的飄移區域40之部分的距離d2更短 d2>dl )，而使源極區域31和汲極區域51之間的源極-極間耐壓（B V d s s )增加。 其結果，關於半導體裝置1，係不會有爲了提升耐 而使元件面積增加的情況，源極區域31和汲極區域51 間的BVdss，係成爲較源極區域32a (或者是源極區 32b)和汲極區域51之間的BVdss更高。 另外，在從基底區域21起而朝向基底區域22之方 上的絕緣體層50a之寬幅S1，係和絕緣體層50b之寬 S2略相等。作爲其中一例，係設爲Sl=S2 = 0.5pm»但 ，關於SI、S2，係並不被限定於此。 若依據此種半導體裝置1，則相較於先前技術之構 ，係不會有使元件面積增加的情況（反而是使其減少） 便能夠將後閘極區域並未作近接之源極區域31和汲極 域51之間的耐突崩潰度設爲較使後閘極區域作了近接 源極區域32a、32b和汲極區域51之間的耐突崩潰度更 。亦即是，在源極區域3 1和汲極區域5 1之間，係成爲 以較源極區域32a、32b和汲極區域51之間而更先被作 件破壞（突崩潰破壞）。換言之，藉由使源極區域32a 3 2b和汲極區域5 1之間的耐突崩潰度成爲較源極區域 和汲極區域51之間的耐突崩潰度更低’相較於源極區 31和汲極區域51之間，係成爲容易先在源'極區域32a 3 2b和汲極區域5 1之間產生突崩潰。 緣 ( 汲 壓 之 域 向 幅 是 造 > 區 之 高 難 元 、 3 1 域 -20- 201208068 另一方面，就算是相較於源極區域31和汲極區域51 之間而成爲容易先在源極區域32a、32b和汲極區域51之 間發生突崩潰，在源極區域32a、32b處，亦係近接有後 閘極區域3 3。 '故而，就算是當在源極區域3 1和汲極區域5 1之間產 生突崩潰之前，先在源極區域32a、32b和汲極區域51之 間發生了突崩潰的情況時，在源極區域32a、32b和汲極 區域51之間所產生的載體（例如電洞），亦係有效率地 被從後閘極區域而排出至源極電極8 0 B處。故而，在源極 區域32a、32b和汲極區域51之間，耐突崩潰度之餘裕係 變大，其結果，係成爲具備高耐突崩潰度。亦即是，在源 極區域31和汲極區域51之間的耐性、以及在源極區域 3 2a、3 2b和汲極區域51之間的耐性，係均被作提升。故 而，半導體裝置1全體之耐突崩潰度係更加提升。 又，由於係設爲相較於源極區域31和汲極區域51之 間而成爲容易先在源極區域32a、32b和汲極區域51之間 發生突崩潰，因此，係可經由源極區域32a、32b和汲極 區域51之間的耐性，來對於半導體裝置1之源極-汲極間 耐壓作控制。 而，若是將半導體裝置1之源極區域31和閘極電極 71之間的電位差設爲較臨限値更高之電壓，並將源極區 域3 2a、32b和閘極電極72之間的電位差設爲較臨限値更 高之電壓，則在基底區域21、22之表面，係形成有通道 ，在源極-汲極間係流動電流。 -21 - 201208068 經由此種作用效果，半導體裝置1係動作。 接著，針對實施形態之變形例作說明。在以下之說明 中，對於相同之構件，係附加相同位置之符號，針對作過 說明的構件、該構件之作用效果，係因應於需要而省略其 說明。針對實施形態之作了變形的部分作詳細說明。 (第2實施形態） 圖4,係爲第2實施形態之半導體裝置的重要部分剖 面圖。 半導體裝置2之基本構成，係和半導體裝置1之基本 構成相同。在半導體裝置2中，身爲能夠將被基底區域 21和絕緣體層5 0a所挾持的飄移區域40之部分完全空乏 化的距離（1 . 8 μιη以下）之基底區域2 1和絕緣體層5 0a 所對向之距離dl，係較基底區域22和絕緣體層50b所對 向之距離d2更短（d2>dl )。 進而，在半導體裝置2中，在從基底區域21起而朝 向基底區域22之方向上，絕緣體層50a之寬幅S1，係成 爲較絕緣體層5 0b之寬幅S2更長。亦即是，在近接於基 底區域2 1之飄移區域40和汲極區域5 1之間的絕緣體層 5〇a之距離（寬幅S1 )，係較近接於基底區域22之飄移 區域40和汲極區域5 1之間的絕緣體層5 Ob之距離（寬幅 S2)更長。 在半導體裝置2中，作爲其中一例，係設爲 d 1 = 0.2 μηι ' d2 = 0.3 μιη > 並且設爲 S 1 = 0.6 μηι ' S2 = 0.5pm。 -22- 201208068 另外，關於dl、d2、SI、S2，係並不被限定於此》 在半導體裝置2中，若是被施加有上述之逆偏壓電壓 ，則會使被基底區域21與絕緣體層50a所挾持之飄移區 域40的部分（距離dl之部分）和被基底區域22與絕緣 體層5 0b所挾持之飄移區域40的部分（距離d2之部分） 完全空乏化。 被施加在源極區域31和汲極區域51處的逆偏壓電壓 ，係經由在被基底區域21和絕緣體層5 0a所挾持之飄移 區域40的部分（距離dl的部分）處所產生之空乏層、以 及絕緣體層50a，而被作分擔。又，被施加在源極區域 3 2a、3 2b和汲極區域51處的逆偏壓電壓，係經由在被基 底區域22和絕緣體層50b所挾持之飄移區域40的部分（ 距離d2的部分）處所產生之空乏層、以及絕緣體層5 0b ，而被作分擔。 在半導體裝置2中，由於係設爲距離d2>距離dl，並 且將絕緣體層50a之寬幅S1設爲較絕緣體層50b之寬幅 S2更長，因此，係能夠相較於第1實施形態中之半導體 裝置1，而將在絕緣體層50a處所負擔之逆偏壓電壓的比 例設爲較在絕緣體層50b處所負擔之逆偏壓電壓的比例更 高。於此，相較於半導體層，係以絕緣體層之耐壓爲較高 〇 故而，源極區域31和汲極區域51之間的BVdss，係 成爲較源極區域32a (或者是源極區域32b)和汲極區域 51之間的BVdss更高。 -23- 201208068 若依據此種半導體裝置2,則在後閘極區域並未作近 接之源極區域31和汲極區域51之間的耐突崩潰度’係成 爲較使後閘極區域33作了近接之源極區域32a、32b和汲 極區域5 1之間的耐突崩潰度更高。亦即是，在源極區域 31和汲極區域51之間，係成爲難以較源極區域32a、32b 和汲極區域51之間而更先被作元件破壞（突崩潰破壞） 。換言之，藉由使源極區域32a、32b和汲極區域51之間 的耐突崩潰度成爲較源極區域3 1和汲極區域5 1之間的耐 突崩潰度更低，相較於源極區域3 1和汲極區域5 1之間， 係成爲容易先在源極區域32a、32b和汲極區域51之間產 生突崩潰。 另一方面，就算是相較於源極區域31和汲極區域51 之間而成爲容易先在源極區域32a、32b和汲極區域51之 間發生突崩潰，在源極區域32a、32b處，亦係近接有後 閘極區域3 3。 故而，就算是當在源極區域3 1和汲極區域5 1之間產 生突崩潰之前，先在源極區域32a、32b和汲極區域51之 間發生了突崩潰的情況時，在源極區域32a、32b和汲極 區域51之間所產生的載體（例如電洞），亦係有效率地 被從後閘極區域33而排出至源極電極80B處。故而，在 源極區域32a、32b和汲極區域51之間，耐突崩潰度之餘 裕係變大，其結果，係成爲具備高耐突崩潰度。亦即是， 在源極區域3 1和汲極區域5 1之間的耐性、以及在源極區 域3 2a、32b和汲極區域51之間的耐性，係均被作提升。 -24- 201208068 又，由於係設爲相較於源極區域31和汲極區域51之 間而成爲容易先在源極區域32a、32b和汲極區域51之間 發生突崩潰，因此’係可經由源極區域32a、32b和汲極 區域51之間的耐性，來對於半導體裝置2之源極-汲極間 耐壓作控制。 若依據此種構成，則相較於先前技術之構造，係成爲 能夠將元件面積更加縮小，並且，相較於在源極區域31 和汲極區域51之間，係成爲更容易先在源極區域32a、 3 2b和汲極區域51之間而產生突崩潰。故而，半導體裝 置2全體之耐突崩潰度係更加提升。 另外，於圖中，係對於d2>dl，且S2<S1的例子作了 展示，但是，作爲半導體裝置2,係亦可考慮有：使距離 dl和距離d2均係身爲能夠完全空乏化之距離並且互爲相 等（例如 ’ <11=(12 = 0.2μηι)，並設爲 S 1 =0.6μιη ' S2 = 0.5pm 的形態。在此種尺寸之半導體裝置2中，亦能夠相較於先 前技術之構造而對於元件面積之增大作抑制。另外，關於 dl ' d2、SI、S2，係並不被限定於上述之値。 (第3實施形態） 圖5，係爲第3實施形態之半導體裝置的重要部分剖 面圖。 半導體裝置3之基本構成，係與半導體裝置1之基本 構成相同。在半導體裝置3中，身爲能夠將被基底區域 21和絕緣體層50a所挾持的飄移區域40之部分完全空乏 -25- 201208068 化的距離（1 · 8 μ m以下）之基底區域21和絕緣體層5 0 a 所對向之距離ell ’係較基底區域22和絕緣體層50b所對 向之距離d2更短（d2>dl ) » 進而，在半導體裝置3中，係設計爲：身爲飄移區域 40之一部分的「被基底區域21和絕緣體層5 0a所挾持之 飄移區域40的部分」之雜質濃度Qdl (第1雜質濃度） ，係與身爲飄移區域40之其他一部分的「被基底區域22 和絕緣體層50b所挾持之飄移區域40的部分」之雜質濃 度Qd2 (第2雜質濃度）相異。例如，於圖中，雖係對於 Qd2<Qdl之例子作了展示，但是，亦可依據後述之理由， 而設爲Qd2>Qd 1。 於此，雜質濃度Qdl，係爲能夠在被施加有上述之逆 偏壓電壓的情況時而使被基底區域21和絕緣體層5 0a所 挾持的飄移區域40之部分（距離dl之部分）完全空乏化 的程度之濃度。雜質濃度Qd2，係爲能夠在被施加有上述 之逆偏壓電壓的情況時而使被基底區域22和絕緣體層 5〇b所挾持的飄移區域40之部分（距離d2之部分）完全 空乏化的程度之濃度。 於以下，對於在半導體裝置3中而將Qdl和Qd2之 値作了改變的理由作說明。 圖6，係爲對於源極·汲極間耐壓（BVdss )和被基底 區域與絕緣體層所挾持之飄移區域的部分之雜質濃度，其 兩者間的關係作說明之圖。 圖6 ( a )之橫軸，係爲被基底區域與絕緣體層所挾 -26- 201208068 持之飄移區域40的部分之雜質濃度Qd(/cm3)，圖6(b )之橫軸，係爲雜質之摻雜量（/cm2 )，圖6(a) 、( b )之縱軸，則係爲源極-汲極間耐壓（BVdss )。雜質濃度 Qd，例如，係藉由對於離子植入之摻雜量以及活性化條 件等作適當調整，而調整爲目的之値。在圖6(a)中， 係將源極-汲極間耐壓（BVdss )會成爲最高的雜質濃度 Qd，例示爲「Qd’」，並在「Qd’」之左側例示有A區域 ，而在「Qd’」之右側例示有B區域。 針對A區域，而以在源極區域31和汲極區域51之 間施加了逆偏壓的情況爲例來作說明。 將半導體裝置3之源極區域3 1和閘極電極7 1之間的 電位差，設爲較臨限値更低之電壓（例如0V )，並相對 於源極區域31，而在汲極區域51處施加正的電壓（逆偏 壓電壓），於此情況時，空乏層係從閘極電極71之下側 的基底區域21與飄移區域40間之接合部分（pn接合界 面）而延伸至基底區域2 1側以及飄移區域40側。A區域 ’係爲此空乏層作完全空乏化的區域。 在A區域中，若是雜質濃度Qd變得越低，則空乏層 係變得越容易擴散。例如，若是雜質濃度Qd變得越低， 則從pn接合界面所延伸至基底區域2丨側之空乏層的終端 ’係成爲越容易到達源極區域31處。又，若是雜質濃度 Qd變得越低’則從pn接合界面所延伸至飄移區域4〇側 之空乏層的終端，係成爲越容易到達汲極區域51處。故 而’在A區域中’若是雜質濃度Qd變得越低，則係成爲 -27- 201208068 越容易藉由連續之空乏層來連接源極區域31和汲極區域 5 1。亦即是，在A區域中，若是雜質濃度Qd變得越低， 則係變得越容易引起源極-汲極間之穿通（punch- through )。藉由此，在A區域中，若是雜質濃度Qd變得越低， 則半導體裝置3之耐壓係變得越低。 但是，在A區域中，若是雜質濃度Qd變得越高，則 空乏層之擴散係越被抑制。於此，較理想，從基底區域 21和飄移區域40之間的接合部分所延伸至基底區域21 側之空乏層的終端，係不會一直到達源極區域3 1，而停 止在源極區域31之前方。又，較理想，從基底區域21和 飄移區域40之間的接合部分所延伸至飄移區域40側之空 乏層的終端，亦不會一直到達汲極區域51，而停止在汲 極區域5 1之前方。於此情況，源極-汲極間之電壓的梯度 係變得最爲平緩，而半導體裝置3係維持於高耐壓。故而 ，在A區域中，若是雜質濃度Qd變得越高，則半導體裝 置3之耐壓係越增加。 . 另一方面，在雜質濃度爲較「Qd’」更高之B區域中 ，由於雜質濃度係變得更高，因此，相較於A區域，空 乏層係難以延伸。藉由此，係會形成在源極-汲極間而施 加電壓之梯度變爲較A區域更陡峭的部分。施加電壓之 梯度，若是雜質濃度變得越高，則會變得越陡峭》亦即是 ，若是雜質濃度變得越高，則實質性之元件長度係變得越 短，並成爲容易在源極-汲極間產生突崩潰。其結果，半 導體裝置3之耐壓係變低。 -28- 201208068 例如’圖6(b)，係爲對於源極-汲極間耐壓（ BVdss )和被基底區域與絕緣體層所挾持之飄移區域的部 分之雜質濃度’其兩者間的關係作說明之圖。此結果，係 爲發明者經由實驗模擬所求取出來者。如同圖6(b)中 所示一般，係得到了下述之結果：亦即是，若是雜質之摻 雜量變得越低，則源極-汲極間耐壓（BVdss )係會提升。 同樣的現象，在源極區域32a、32b和汲極區域51之 間，亦可能發生。 在半導體裝置3中，當於圖6所示之A區域中而設 計了半導體裝置的情況時，被基底區域21和絕緣體層 5 0a所挾持之飄移區域40的部分之雜質濃度Qdl，係設計 爲較被基底區域22和絕緣體層50b所挾持之飄移區域40 的部分之雜質濃度Qd2更高。又，當於B區域中而設計 了半導體裝置的情況時，被基底區域2 1和絕緣體層5 0a 所挾持之飄移區域40的部分之雜質濃度Qdl，係設計爲 較被基底區域22和絕緣體層50b所挾持之飄移區域40的 部分之雜質濃度Qd2更低。 故而，源極區域31和汲極區域51之間的BVdss，係 成爲較源極區域32a (或者是源極區域32b)和汲極區域 51之間的BVdss更高。 若依據此種半導體裝置3，則在後閘極區域並未作近 接之源極區域3 1和汲極區域5 1之間的耐突崩潰度，係成 爲較使後閘極區域33作了近接之源極區域32a、32b和汲 極區域51之間的耐突崩潰度更高。亦即是，在源極區域 -29- 201208068 31和汲極區域51之間，係成爲難以較源極區域32a、32b 和汲極區域51之間而更先被作元件破壞（突崩潰破壞） 。換言之，藉由使源極區域32a、32b和汲極區域51之間 的耐突崩潰度成爲較源極區域31和汲極區域51之間的耐 突崩潰度更低，相較於源極區域31和汲極區域51之間’ 係成爲容易先在源極區域32a、32b和汲極區域51之間產 生突崩潰。 另一方面，就算是相較於源極區域31和汲極區域51 之間而成爲更容易在源極區域32a、32b和汲極區域51之 間發生突崩潰，在源極區域32a、32b處，亦係近接有後 閘極區域3 3。 故而，就算是當在源極區域31和汲極區域51之間產 生突崩潰之前，先在源極區域32a、32b和汲極區域51之 間發生了突崩潰的情況時，在源極區域32a、32b和汲極 區域51之間所產生的載體（例如電洞），亦係有效率地 被從後閘極區域33而排出至源極電極80B處。故而，在 源極區域32a、32b和汲極區域51之間，耐突崩潰度之餘 裕係變大，其結果，係成爲具備高耐突崩潰度。亦即是， 在源極區域3 1和汲極區域5 1之間的耐性、以及在源極區 域32a、32b和汲極區域51之間的耐性，係均被作提升》 又，由於係設爲相較於源極區域31和汲極區域51之 間而成爲更容易在源極區域32a、32b和汲極區域51之間 發生突崩潰，因此，係可經由源極區域32a、32b和汲極 區域51之間的耐性，來對於半導體裝置3之源極-汲極間 -30- 201208068 耐壓作控制。 另外，爲了將源極區域31和汲極區域51之間的 BVdss設爲較源極區域32a (或者是源極區域32b )和汲 極區域51之間的BVdss更高，係亦可將絕緣體層50a之 寬幅S1設爲較絕緣體層50b之寬幅S2更長。 若依據此種構成，則相較於先前技術之構造，係成爲 能夠將元件面積更加縮小，並且，相較於在源極區域31 和汲極區域51之間，係成爲更容易在源極區域32a、32b 和汲極區域51之間而產生突崩潰。故而，半導體裝置3 全體之耐突崩潰度係更加提升》 (第4實施形態） 圖7，係爲第4實施形態之半導體裝置的重要部分剖 面圖。 半導體裝置4之基本構成，係和半導體裝置1之基本 構成相同。在半導體裝置4中，身爲能夠將被基底區域 21和絕緣體層50a所挾持的飄移區域40之部分完全空乏 化的距離（1 . 8 μιη以下）之基底區域2 1和絕緣體層5 0a 所對向之距離dl，係較基底區域22和絕緣體層50b所對 向之距離d2更短（d2>dl )。 進而，在半導體裝置4中，閘極氧化膜60上之閘極 電極73，係在從基底區域2 1起而朝向汲極區域5 1的方 向上，而一直延伸存在至絕緣體層50a上。或者是，在半 導體裝置4中，閘極氧化膜60上之閘極電極74，係在從 -31 - 201208068 基底區域22起而朝向汲極區域51的方向上，而一直延伸 存在至絕緣體層50b上。作了延伸存在之閘極電極73、 74，係作爲場板（field plate )電極而起作用。閘極電極 73以及閘極電極74，係爲了防止閘極·汲極間之短路，而 並未一直到達汲極區域51之上側處。 藉由將閘極氧化膜60上之閘極電極73在從基底區域 21起而朝向汲極區域51之方向上而一直延伸存在至絕緣 體層50a上，在飄移區域40內，空乏層係成爲更容易延 伸，施加在基底區域21之端部處的電場集中係被作舒緩 。或者是，藉由將閘極氧化膜60上之閘極電極74在從基 底區域22起而朝向汲極區域51之方向上而一直延伸存在 至絕緣體層5 0b上，在飄移區域40內，空乏層係成爲更 容易延伸，施加在基底區域22之端部處的電場集中係被 作舒緩。 使閘極電極作爲場板電極而起作用之上述效果，係設 爲相較於閘極電極74側而在閘極電極73側更被促進。此 調整，係藉由對於閘極電極73和閘極電極74之各別的長 度作調整，來進行之。 若依據此種半導體裝置4，則在後閘極區域並未作近 接之源極區域3 1和汲極區域5 1之間的耐突崩潰度，係成 爲較使後閘極區域33作了近接之源極區域32a、32b和汲 極區域5 1之間的耐突崩潰度更高。亦即是，在源極區域 31和汲極區域51之間，係成爲難以較源極區域32a、32b 和汲極區域51之間而更先被作元件破壞（突崩潰破壞） -32- 201208068 。換言之，藉由使源極區域32a、32b和汲極區域51之間 的耐突崩潰度成爲較源極區域31和汲極區域51之間的耐 突崩潰度更低，相較於源極區域3 1和汲極區域5 1之間， 係成爲容易先在源極區域3 2a、3 2b和汲極區域5 1之間產 生突崩潰。 另一方面，就算是相較於源極區域31和汲極區域51 之間而成爲容易先在源極區域32a、32b和汲極區域51之 間發生突崩潰，在源極區域32a、32b處，亦係近接有後 閘極區域33。 故而，就算是當在源極區域31和汲極區域51之間產 生突崩潰之前，先在源極區域32a、3 2b和汲極區域51之 間發生了突崩潰的情況時，在源極區域32a、32b和汲極 區域5 1之間所產生的載體（例如電洞），亦係有效率地 被從後閘極區域33而排出至源極電極80B處。故而，在 源極區域32a、32b和汲極區域51之間，耐突崩潰度之餘 裕係變大，其結果，係成爲具備高耐突崩潰度。亦即是， 在源極區域31和汲極區域51之間的耐性、以及在源極區 域3 2a、3 2b和汲極區域51之間的耐性，係均被作提升。 又，由於係設爲相較於源極區域31和汲極區域51之 間而成爲更容易在源極區域32a、32b和汲極區域51之間 發生突崩潰，因此，係可經由源極區域32a、32b和汲極 區域5 1之間的耐性，來對於半導體裝置4之源極-汲極間 耐壓作控制。 另外，爲了將源極區域 3 1和汲極區域 5 1之間的 -33- 201208068 BVdss設爲較源極區域32a (或者是源極區域32b )和汲 極區域51之間的BVdss更高，係亦可將絕緣體層50a之 寬幅S1設爲較絕緣體層50b之寬幅S2更長。 或者是，亦可如同半導體裝置3 —般，對於被基底區 域2 1和絕緣體層5 0a所挾持之飄移區域40的部分之雜質 濃度Qdl與被基底區域22和絕緣體層50b所挾持之飄移 區域40的部分之雜質濃度Qd2作改變，來進行設計。 若依據此種構成，則相較於先前技術之構造，係成爲 能夠將元件面積更加縮小，並且，相較於在源極區域3 1 和汲極區域51之間，係成爲更容易在源極區域32a、32b 和汲極區域51之間而產生突崩潰。故而，半導體裝置4 全體之耐突崩潰度係更加提升。 (第5實施形態） 圖8，係爲第5實施形態之半導體裝置的重要部分剖 面圖。 半導體裝置5之基本構成，係和半導體裝置1之基本 構成相同。在半導體裝置5中，身爲能夠將被基底區域 21和絕緣體層5 0a所挾持的飄移區域40之部分完全空乏 化的距離（1 .8μιη以下）之基底區域21和絕緣體層50a 所對向之距離dl ’係較基底區域22和絕緣體層50b所對 向之距離d2更短（d2>dl)。 進而，在半導體裝置5中’代替ιΓ型之半導體層lln ，係設置有ρ·型之半導體層IIP。半導體層lip，係亦可 -34- 201208068 設爲井區域。在半導體裝置 5中，飄移層 40係作爲 RESURF (Reduced Surface Field)層而起作用。 若依據此種具備有RE SURF構造之半導體裝置5，則 在飄移區域40之距離dl、距離d2的部分處所形成之空 乏層，係成爲相較於半導體裝置1〜4而更容易擴散。 例如，將半導體裝置5之源極區域31和閘極電極7 1 之間的電位差，設爲較臨限値更低之電壓（例如0V )， 並相對於源極區域31，而在汲極區域51處施加正的電壓 (逆偏壓電壓）。如此一來，空乏層係從閘極電極71之 下側的基底區域21和飄移區域40間的接合部分（pn接 合界面）起而延伸至基底區域2 1側以及飄移區域40側， 並且，空乏層係亦從絕緣體層50a之下方的飄移區域40 和絕緣體層5 0a之下方的半導體層lip之間的接合部分起 而延伸至飄移區域40側以及半導體層1 1 p側。又，將半 導體裝置5之源極區域32a (或者是源極區域32b)和閘 極電極72之間的電位差，設爲較臨限値更低之電壓（例 如0V )，並相對於源極區域32a (或者是源極區域32b ) ，而在汲極區域51處施加正的電壓（逆偏壓電壓）。如 此一來，空乏層係從閘極電極72之下側的基底區域22和 飄移區域40間的接合部分（pn接合界面）起而延伸至基 底區域2 2側以及飄移區域4 0側，並且，空乏層係亦從絕 緣體層50b之下方的飄移區域40和絕緣體層50b之下方 的半導體層IIP之間的接合部#起而延伸至飄移區域40 側以及半導體層1 1 P側。 -35- 201208068 若依據此種半導體裝置5,則在後閘極區域並未作近 接之源極區域31和汲極區域51之間的耐突崩潰度，係成 爲較使後閘極ώ域33作了近接之源極區域32a、32b和汲 極區域51之間的耐突崩潰度更高。亦即是，在源極區域 31和汲極區域51之間，係成爲難以較源極區域32a、32b 和汲極區域51之間而更先被作元件破壞（突崩潰破壞） 。換言之，藉由使源極區域32a、32b和汲極區域51之間 的耐突崩潰度成爲較源極區域31和汲極區域51之間的耐 突崩潰度更低，相較於源極區域3 1和汲極區域5 1之間， 係成爲容易先在源極區域32a、32b和汲極區域5 1之間產 生突崩潰。 另一方面，就算是相較於源極區域31和汲極區域51 之間而成爲容易先在源極區域32a、32b和汲極區域51之 間發生突崩潰，在源極區域32a、32b處，亦係近接有後 閘極區域3 3。 故而，就算是當在源極區域31和汲極區域51之間產 生突崩潰之前，先在源極區域32a、32b和汲極區域51之 間發生了突崩潰的情況時，在源極區域32a、32b和汲極 區域51之間所產生的載體（例如電洞），亦係有效率地 被從後閘極區域33而排出至源極電極80B處。故而，在 源極區域32a、32b和汲極區域51之間，耐突崩潰度之餘 裕係變大，其結果，係成爲具備高耐突崩潰度。亦即是， 在源極區域3 1和汲極區域5 ]之間的耐性、以及在源極區 域32a、32b和汲極區域5 1之間的耐性，係均被作提升》 -36- 201208068 又，由於係設爲相較於源極區域3 間而成爲更容易在源極區域32a、32b牙 發生突崩潰，因此，係可經由源極區域 域51之間的耐性，來對於半導體裝置 壓作控制。 另外’爲了將源極區域31和汲: BVdss設爲較源極區域32a (或者是源 極區域51之間的BVdss更高，係亦可 寬幅S1設爲較絕緣體層50b之寬幅S2 或者是，亦可如同半導體裝置3 — 域21和絕緣體層50a所挾持之飄移區有 濃度Qdl與被基底區域22和絕緣體層 區域40的部分之雜質濃度Qd2作改變 或者是，亦可將使閘極電極作爲場 效果，相較於閘極電極74側而在閘極f 若依據此種構成，則相較於先前技 能夠將元件面積更加縮小，並且，相® 和汲極區域5 1之間，係成爲更容易先 3 2b和汲極區域51之間而產生突崩潰 置5全體之耐突崩潰度係更加提升。 特別是，在半導體裝置5中，由於 ，空乏層係成爲相較於半導體裝置1〜 因此，係能夠將飄移區域40之雜質濃 I和汲極區域5 1之 口汲極區域5 1之間 32a、3b和汲極區 5之源極-汲極間耐 蓮區域5 1之間的 極區域32b)和汲 將絕緣體層50a之 更長。 般，對於被基底區 ξ 40的部分之雜質 5〇b所挾持之飄移 •來進行設計。 板電極而起作用之 I極73側更作促進 術之構造，係成爲 ί於在源極區域3 1 在源極區域3 2 a、 。故而，半導體裝 藉由RESURF構造 4而更容易擴散， 度設爲較半導體裝 -37- 201208068 置1〜4更高。藉由此，在半導體裝置5中，係能夠將源 極-汲極間之ON阻抗更進一步降低。 (第6實施形態） 圖9，係爲第6實施形態之半導體裝置的重要部分剖 面圖。 圖10，係爲第6實施形態之半導體裝置的重要部分 平面圖。 在圖9中，係展示有圖10之A-A’剖面。另外，在圖 9中，爲了便於對半導體裝置6之閘極氧化膜60的下側 之構造作說明，係並未對於圖10中所示之源極電極80 A 、80B和汲極電極90以及層間絕緣膜95作展示。 半導體裝置6，係爲橫型之DM OS，並具備有第2導 電型之半導體層lln、和設置在半導體層lln之表面上的 第1導電型之第1基底區域21、和被設置在第1基底區 域21之表面上的第2導電型之第1源極區域31、和被設 置在半導體層lln之表面上的第1導電型之第2基底區域 22、和被設置在第2基底區域22之表面上的第2導電型 之第2源極區域32、以及近接於第2源極區域32的第1 導電型之後閘極區域3 3 (參考圖1 〇 )。 半導體裝置6，係具備有：被與第1源極區域31作 連接之源極電極80 A ;和被與第1源極區域31、第2源 極區域32以及後閘極區域33作連接之源極電極80B ;和 被與汲極區域51作連接之汲極電極90。源極電極80 A和 -38- 201208068 源極電極80B，係爲共通之源極電極，源極電極80A和源 極電源8 OB’係均成爲半導體裝置6之第1主電極。汲極 電極90’係成爲半導體裝置6之第2主電極。 源極區域31，係透過源極接觸區域81，而被與源極 電極80A作連接。源極區域32，係透過源極接觸區域82 ，而被與源極電極8 0 B作連接。後閘極區域3 3，係透過 後閘極接觸區域（未圖示），而被與源極電極8 0B作連接 〇 又，在圖10所示之半導體裝置6的平面內，第1源 極區域3 1和第2源極區域3 2，係以線狀而延伸存在。進 而，在源極區域32處，係近接有導電型與源極區域32相 異之後閘極區域3 3。 又，在半導體裝置6之平面內，係以與源極區域31 和源極區域32相對向的方式，而被設置有汲極區域51» 汲極區域5 1，係與源極區域3 1和源極區域3 2以及後閘 極區域33略平行地而以線狀來延伸存在。在半導體裝置 6的平面內，在第1源極區域31和第2源極區域32之間 而設置有汲極區域51之構造，係被作反覆配置。 在半導體裝置6中，爲了抑制元件面積之增加，在第 1源極區域31處，係並未近接有後閘極區域。亦即是， 在挾持汲極區域51之源極區域處，於其中一方之源極區 域32處，係近接有後閘極區域33,在另外一方之源極區 域31處，係並未近接有後閘極區域33。在半導體裝置6 中，爲了將元件面積相較於半導體裝置1〜5而更進一步 -39- 201208068 的減少’係設爲使源極區域3 2以及後閘極區域3 3 列的構成。 在半導體裝置6中，身爲能夠將被基底區域2 緣體層5 0a所挾持的飄移區域40之部分完全空乏 離（1.8 μπι以下）之基底區域21和絕緣體層50a 之距離dl ’係被設計爲較基底區域22和絕緣體層 對向之距離d2更短（d2>dl) » 又，在半導體裝置6中，在從基底區域21起 基底區域22之方向上的絕緣體層50a之寬幅S1和 層5 0b之寬幅S2，係可設爲略相等，或者是亦可 S1>S2 ° 亦即是，在半導體裝置6中，係以成爲d2>dl 是設爲S2<S1，亦或是設爲d2>dl且S2<S1 » 若依據此種半導體裝置6，則在源極區域31 區域51之間的耐突崩潰度，係成爲較源極區域32 區域51之間的耐突崩潰度更高。亦即是，在源極1 和汲極區域51之間，係成爲難以較源極區域32和 域51之間而更先被作元件破壞（突崩潰破壞）。 ，藉由使源極區域32和汲極區域51之間的耐突崩 爲較源極區域3 1和汲極區域5 1之間的耐突崩潰度 相較於源極區域31和汲極區域51之間’係成爲更 源極區域32和汲極區域51之間產生突崩潰。 另一方面，就算是相較於源極區域31和汲極H 之間而成爲容易先在源極區域3 2和汲極區域5 1之 成爲一 1和絕 化的距 所對向 5〇b所 而朝向 絕緣體 設計爲 、或者 和汲極 和汲極 S域31 汲極區 換言之 潰度成 更低， 容易在 ί域51 間發生 -40- 201208068 突崩潰，在源極區域32處，亦係近接有後閘極區域33。 故而，就算是當在源極區域31和汲極區域51之間產 生突崩潰之前，先在源極區域3 2和汲極區域5 1之間發生 了突崩潰的情況時，在源極區域3 2和汲極區域5 1之間所 產生的載體（例如電洞），亦係有效率地被從後閘極區域 33而排出至源極電極80B處。故而，在源極區域32和汲 極區域5 1之間，耐突崩潰度之餘裕係變大，其結果，係 成爲具備高耐突崩潰度。亦即是，在源極區域31和汲極 區域51之間的耐性、以及在源極區域32和汲極區域51 之間的耐性，係均被作提升。 又，由於係設爲相較於源極區域31和汲極區域51之 間而成爲更容易在源極區域32和汲極區域51之間發生突 崩潰，因此，係可經由源極區域3 2和汲極區域5 1之間的 耐性，來對於半導體裝置6之源極-汲極間耐壓作控制β 另外，爲了將源極區域3 1和汲極區域51之間的 BVdss設爲較源極區域32和汲極區域5 1之間的BVdss更 高，係亦可除了設爲d2>d 1之外，亦如同前述一般地將絕 緣體層50a之寬幅S1設爲較絕緣體層50b之寬幅S2更長 〇 或者是，亦可如同半導體裝置3 —般，對於被基底區 域21和絕緣體層50a所挾持之飄移區域40的部分之雜質 濃度Qdl與被基底區域22和絕緣體層50b所挾持之飄移 區域40的部分之雜質濃度Qd2作改變，來進行設計。 或者是，亦可將使閘極電極作爲場板電極而起作用之 -41 - 201208068 效果，相較於閘極電極74側而在閘極電極73側更作促進 若依據此種構成，則相較於先前技術之構造，係成爲 能夠將元件面積更加縮小，並且，相較於在源極區域31 和汲極區域51之間，係成爲更容易先在近接有後閘極區 域3 3之側的源極區域3 2和汲極區域5 1之間而產生突崩 潰。故而，半導體裝置6全體之耐突崩潰度係更加提升。 另外，後閘極區域33之配置方式，係並不被限定於圖6 中所示之配置，例如，亦可如同圖2中所示一般地來配置 爲與源極區域3 2並列之條狀。 (第7實施形態） 針對本實施形態之半導體裝置之製造方法作說明。 圖11〜圖14，係爲用以對於半導體裝置之製造方法 作說明的重要部分剖面圖。 另外，在圖1 1之後，作爲半導體裝置之基底，係例 示有半導體層lln，但是，代替半導體層lin而置換爲半 導體層lip的製造方法，亦係被包含在本實施形態中。 首先，如圖11(a)中所示一般，在半導體層lln之 上，形成被作了圖案化之遮罩96，並對於從遮罩96而露 出於表面之半導體層lln施加蝕刻處理。藉由此，在絕緣 體層50a、5 0b所被形成之場所處，係被形成有溝渠97。 接著’如圖11(b)中所示一般，在上述之溝渠97 內’形成絕緣體層50a、50b。接下來，在半導體層lln -42- 201208068 上，形成將欲形成飄移區域之場所作了選擇性的開口之遮 罩98’並將此遮罩98作爲遮蔽膜，而將n型雜質植入至 半導體層11η中。藉由此，而在半導體層lln之表面上選 擇性地形成飄移區域40。在飄移區域40內，係被選擇性 地設置有絕緣體層50a、50b。 在遮罩98之開口部份處，爲了使上述之距離dl、d2 產生差異，係使近接於絕緣體層50a之半導體層lln的開 口面積和近接於絕緣體層50b之半導體層lln的開口面積 之間存在有差異。例如，近接於絕緣體層50a之半導體層 lln的開口區域（距離dl之區域），係開口爲較近接於 絕緣體層5 0b之半導體層lln的開口區域（距離d2之區 域）更狹窄。藉由此，在植入雜質而形成了飄移區域40 之後，距離dl和距離d2係成爲d2>dl之關係。關於遮罩 98之開口部份，係設爲使距離dl以及距離d2中之至少 距離dl成爲1.8 μιη以下的方式，來進行控制並形成開口 〇 接下來，如圖12(a)中所示一般，在半導體層lln 之上側，形成將欲形成η型井區域之場所作了選擇性的開 口之遮罩99，並將此遮罩99作爲遮蔽膜，而將η型雜質 植入至半導體層lln中。藉由此，在飄移區域40之下方 ，係被形成有η型井區域40w。關於此η型井區域40w， 例如，在圖1中雖並未作展示，但是，係亦可如同在圖 12(a)中所示一般，將η型井區域40 w形成在飄移區域 40之下。此種形態，係亦被包含在本實施形態中。 -43- 201208068 接下來，如圖12(b)中所示一般，在半導體層lln 之上側，形成將欲形成基底區域之場所作了選擇性的開口 之遮罩100，並將此遮罩100作爲遮蔽膜，而將P型雜質 植入至半導體層lln中。藉由此，而在半導體層lln之表 面上選擇性地形成基底區域21、22。 接著，如圖13(a)中所示一般，基底區域21之表 面、基底區域22之表面以及飄移區域40之表面上，選擇 性地形成閘極氧化膜60。進而，在被設置於基底區域21 以及飄移區域40之上的閘極氧化膜60上，形成閘極電極 71，並在被設置於基底區域22以及飄移區域40之上的閘 極氧化膜60上，形成閘極電極72。閘極電極以及閘極氧 化膜之選擇性的形成，係由光微影法來進行。另外，如同 圖示一般，關於閘極電極71，係亦可使其隔著閘極氧化 膜60而一直延伸存在至絕緣體層50a上。關於閘極電極 72，係亦可使其隔著閘極氧化膜60而一直延伸存在至絕 緣體層50b上。 接下來，如圖13(b)中所示一般，在半導體層lln 之上側，形成將欲形成源極區域以及汲極區域之場所作了 選擇性的開口之遮罩101，並將此遮罩1〇1作爲遮蔽膜， 而將η型雜質植入至半導體層lln中。藉由此，在基底區 域21內，係被選擇性地形成有源極區域31，在基底區域 22內，係被選擇性地形成有源極區域32a、32b。在飄移 區域40內之絕緣體層50a和絕緣體層50b之間，係被選 擇性地形成有汲極區域5 1。 -44- 201208068 接下來，如圖14中所示一般，在半導體層ιΐη之上 側’形成將欲形成後閘極區域之場所作了選擇性的開口之 遮罩102’並將此遮罩102作爲遮蔽膜，而將p型雜質植 入至半導體層lln中。藉由此，而在基底區域22之表面 上選擇性地形成後閘極區域3 3 »而，之後，例如係如圖1 中所示一般，而形成源極接觸區域81、82、82a、82b; 後閘極接觸區域83;汲極接觸區域91;源極電極80A、 80B;汲極電極90;層間絕緣膜95等，而形成半導體裝 置。 (第8實施形態） 爲了使上述之距離dl、d2具備有差異，亦可藉由以 下所例示之製造方法來形成半導體裝置。 圖15以及圖16，係爲用以對於半導體裝置之其他製 造方法作說明的重要部分剖面圖。 如圖15(a)中所示一般，在半導體層i]ni，形成 將欲形成飄移區域之場所選擇性地作了開口的遮罩1 03。 關於開口’當將絕緣體層50a、50b作爲一組的情況時， 係在各隔開一組的每一區域處作開口。但是，在本實施形 態之製造方法中，係並不使近接於絕緣體層5 0a之半導體 層lln的開口面積和近接於絕緣體層50b之半導體層lln 的開口面積之間存在有差異。例如，如同以箭頭所展示一 般’關於近接於絕緣體層50a之半導體層1 In的開口區域 α、和近接於絕緣體層50b之半導體層lln的開口區域召 -45- 201208068 ，係將各別之開口面積構成爲略相等。 接著，如圖15(b)中所示一般，將遮罩103作爲遮 蔽膜，而對於被作了開口之半導體層lln施加η型雜質之 斜方向離子植入。例如，係對於作了開口的半導體層1 1 η ，照射相對於半導體層Π η之主面的法線而朝向開口區域 召側作了傾斜的離子束。藉由此，相較於開口區域α側， 係以開口區域/3側的由遮罩1 03之端部所致的遮蔽效果會 成爲更高，相較於開口區域yS側，在開口區域α側係被植 入更多的雜質。故而，在形成了飄移區域40之後，距離 dl和距離d2係成爲d2>dl之關係。關於離子束，係設爲 以使距離d 1以及距離d2中之至少距離d 1成爲1 · 8 μιη以 下的方式，來對於傾斜角度作控制並施加植入。 接著，爲了在所形成的飄移區域40之間更進而形成 飄移區域，如圖16(a)中所示一般，在半導體層lln上 ，形成將欲形成飄移區域之場所選擇性地作了開口的遮罩 104。關於已形成了的飄移區域40，係藉由遮罩104來作 被覆。在本實施形態之製造方法中，係並不使近接於絕緣 體層5 0a之半導體層lln的開口面積和近接於絕緣體層 5 Ob之半導體層1 1 η的開口面積之間存在有差異。例如， 如同以箭頭所展示一般，關於近接於絕緣體層50a之半導 體層lln的開口區域α、和近接於絕緣體層50b之半導體 層1 1 η的開口區域yS，係將各別之開口面積構成爲略相等 〇 接著，如圖16(b)中所示一般，將遮罩104作爲遮 -46- 201208068 蔽膜，而對於被作了開口之半導體層lln施加η型雜質之 斜方向離子植入。例如，係對於作了開口的半導體層lln ，照射相對於半導體層1 1 η之主面的法線而朝向開口區域 α側作了傾斜的離子束。藉由此，相較於開口區域々側， 係以開口區域α側的由遮罩1 04之端部所致的遮蔽效果會 成爲更高，相較於開口區域α側，在開口區域々側係被植 入更多的雜質。故而，在此飄移區域40中，距離dl和距 離d2亦係成爲d2>dl之關係。關於離子束，係設爲以使 距離dl以及距離d2中之至少距離dl成爲1.8μιη以下的 方式，來對於傾斜角度作控制並施加植入。 (第9實施形態） 在第8實施形態中，雖係針對將傾斜離子植入之角度 從開口區域α側和開口區域々側之2方向來進行植入的方 法作了例示，但是，將傾斜離子植入之角度設爲從1方向 來植入並製造半導體裝置之方法，係亦被包含在本實施形 態中。 圖17’係爲用以對於半導體裝置之其他製造方法作 說明的重要部分剖面圖。 例如，在第9實施形態中所最終形成的半導體裝置7 ，係具備有將在圖17(a)中所例示的半導體裝置之單元 7U週期性地作了複數配置的構造。各個單元7U，係經由 STI55而對於元件區域作了區分（區劃）。若是此種構造 之半導體裝置7，則係可藉由將傾斜離子植物之角度從1 -47- 201208068 方向來作植入，而使上述之距離dl、d2產生有差異。 例如’如圖17(b)中所示一般，在半導.體層lin上 ，形成將欲形成飄移區域之場所選擇性地作了開口的遮罩 105A、105B。在本實施形態之製造方法中，係將近接於 絕緣體層5 0a之半導體層lln的開口面積和近接於絕緣體 層5 0b之半導體層lln的開口面積，構成爲略相等。 接著，將遮罩105 A、105B作爲遮蔽膜，而對於被作 了開口之半導體層lln施加η型雜質之斜方向離子植入。 例如，係對於作了開口的半導體層1 1 η，照射相對於半導 體層lln之主面的法線而朝向遮罩105Α側作了傾斜的離 子束。藉由此，相較於遮罩105B側，係以遮罩105A側 的由遮罩端部所致之遮蔽效果會成爲更高，相較於遮罩 105A側，在遮罩105B側之半導體層1 In內，係被植入更 多的雜質。故而，在形成了飄移區域40之後，距離dl和 距離d2係成爲d2>dl之關係。關於離子束，係設爲以使 距離dl以及距離d2中之至少距離dl成爲1.8μηι以下的 方式，來對於傾斜角度作控制並施加植入。半導體裝置7 ，由於單元7U係被週期性地作配置，因此，在形成具備 有d2>dl之關係的飄移區域40的情況時，係只要如同上 述一般地進行1方向之傾斜離子植入即可。若依據此種製 造過程，則係能夠謀求製造工程之縮短。 以下，係參考具體例而針對實施形態作了說明。若依 據本實施形態之半導體裝置1〜7 ’則元件面積之增大係 被抑制，耐突崩潰量耐壓係提升。本實施形態’係並不被 -48- 201208068 限定於此些之具體例。亦即是，只要是具備有本實施形態 之特徵，則當業者對於此些之具體例而適宜地施加了設計 變更者，亦係被包含在本實施形態之範圍內。例如，前述 之各具體例所具備之各要素以及其配置、材料、條件、形 狀、尺寸等，係並不被限定於所例示者，而可適宜作變更 〇 又，在本實施形態中，雖係針對將第1導電型設爲p 型，並將第2導電型設爲η型的情況作了說明，但是，關 於將第1導電型設爲η型，並將第2導電型設爲ρ型的構 造，係亦被包含在實施形態中，並得到相同的效果。除此 之外，本實施形態，在不脫離其之要旨的範圍內，係可作 各種之變形並實施。例如，亦可將半導體層1 1 η、1 1 ρ設 置在半導體基板上。於此情況，關於半導體層lln、lip ，係可在半導體基板上經由磊晶成長來形成，亦可藉由被 設置在半導體基板內之井層或者是深井層來構成之。 又，前述之各實施形態所具備的要素，只要在技術上 爲可能，則能夠將其作複合使用，只要是包含本實施形態 之特徵，則將此些作了組合者亦係被包含在本實施形態之 範圍內。 除此之外，在本實施形態之思想的範疇內，只要是當 業者，則應可想到各種之變更例以及修正例，應瞭解到， 關於此些之變更例以及修正例，亦係爲屬於本實施形態之 範圍者。 -49- 201208068 【圖式簡單說明】 [圖1]第1實施形態之半導體裝置的重要部分剖面圖 0 [圖2]第1實施形態之半導體裝置的重要部分平面圖 〇 [圖3]對於源極-汲極間耐壓（BVdss)和被基底區域 與絕緣體層所挾持之飄移區域的部分之長度，其兩者間的 關係作說明之圖。 [圖4]第2實施形態之半導體裝置的重要部分剖面圖 〇 [圖5]第3實施形態之半導體裝置的重要部分剖面圖 〇 [圖6]對於源極-汲極間耐壓（BVdss)和被基底區域 胃'絕緣體層所挾持之飄移區域的部分之雜質濃度，其兩者 間的關係作說明之圖。 [圖7]第4實施形態之半導體裝置的重要部分剖面圖 〇 [圖8]第5實施形態之半導體裝置的重要部分剖面圖 〇 [圖9]第6實施形態之半導體裝置的重要部分剖面圖 〇 [圓I 10]第6實施形態之半導體裝置的重要部分平面圖 〇 [圖Π]用以對於半導體裝置之製造方法作說明的重要 -50- 201208068 部分剖面圖。 [圖12]用以對於半導體裝置之製造方法作說明的重要 部分剖面圖。 [圖13]用以對於半導體裝置之製造方法作說明的重要 部分剖面圖。 ’ [圖14]用以對於半導體裝置之製造方法作說明的重要 部分剖面圖。 [圖15]用以對於半導體裝置之其他製造方法作說明的 重要部分剖面圖。 [圖16]用以對於半導體裝置之其他製造方法作說明的 重要部分剖面圖。 [圖17]用以對於半導體裝置之其他製造方法作說明的 重要部分剖面圖。 【主要元件符號說明】 1、2、3、4、5、6、7:半導體裝置 7U :單元 lln、lip :半導體層 21、22 :基底區域 3 1、32、32a、32b :源極區域 閘移 後飄 層 澧 域緣 區域絕域 極區 .區 Ob極 5 汲 域 區 澧 緣 絕 -51 - 201208068 60 :閘極氧化膜 80A、80B:源極電極 71、72、73、74:閘極電極 81、82、82a、82b:源極接觸區域 83 :後閘極接觸區域 85、86、93:接觸區域 90 :汲極電極 9 1 :汲極接觸區域 95 :層間絕緣膜 105B ： 96、 98、 99、 100、 101、 102、 103、 104、 105A、 遮罩 97 :溝渠 dl 、 d2 :距離 S 1、S 2 :寬幅
Qdl、Qd2 :雜質濃度 α :開口區域 yS :開口區域 -52-

Claims (1)

  1. 201208068 七、申請專利範園： 1·—種半導體裝置，其特徵爲，具備有： 半導體層；和 第1導電型之第1基底區域，係被選擇性地設置在前 述半導體層之表面上：和 第2導電型之第1源極區域，係被選擇性地設置在前 述第1基底區域之表面上；和 第1導電型之第2基底區域，係從前述第1基底區域 而分離，並被選擇性地設置在前述半導體層之表面上；和 第2導電型之第2源極區域，係被選擇性地設置在前 述第2基底區域之表面上；和 第1導電型之後閘極區域，係被選擇性地設置在前述 第2基底區域之表面上，並與前述第2源極區域近接；和 第2導電型之飄移區域，係被前述第1基底區域與前 述第2基底區域所挾持，並被選擇性地設置在前述半導體 層之表面上；和 第2導電型之汲極區域，係被選擇性地設置在前述飄 移區域之表面上；和 第1絕緣體區域，係從前述飄移區域之表面起而涵蓋 內部地被設置，並隔著前述飄移區域之一部分而與前述第 1基底區域相對向；和 第2絕緣體區域，係以和前述第1絕緣體區域一同挾 持前述汲極區域的方式，而從前述飄移區域之表面起而涵 蓋內部地被設置，並隔著前述飄移區域之一部分而與前述 -53- 201208068 第2基底區域相對向；和 第1閘極氧化膜，係被設置在前述第1基底區域之表 面上；和 第2閘極氧化膜，係被設置在前述第2基底區域之表 面上；和 第1閘極電極，係在前述第1基底區域以及前述飄移 區域上，隔著前述第1閘極氧化膜而被作設置；和 第2閘極電極，係在前述第2基底區域以及前述飄移 區域上，隔著前述第2閘極氧化膜而被作設置；和 第1主電極，係被與前述第1源極區域、前述第2源 極區域以及前述後閘極區域作連接；和 第2主電極，係被與前述汲極區域作連接， 隔著前述飄移區域之一部分而相對向的前述第1基底 區域和前述第1絕緣體區域，其兩者間之距離係爲1.8μπι 以下， 隔著前述飄移區域之一部分而相對向之前述第1基底 區域和前述第1絕緣體區域其兩者間之距離，相較於隔著 前述飄移區域之一部分而相對向之前述第2基底區域和前 述第2絕緣體區域其兩者間之距離，係爲較短。 2.如申請專利範圍第1項所記載之半導體裝置，其中 ，從相對於前述半導體層之主面而爲垂直的方向來觀察時 ，在相對於前述第1基底區域與前述第2基底區域相對向 之方向而爲略垂直的方向上，前述第1源極區域和前述第 2源極區域，係略平行地延伸存在。 -54- 201208068 3. 如申請專利範圍第1項所記載之半導體裝置，其中 ’從相對於前述半導體層之主面而爲垂直的方向來觀察時 ’在前述第1基底區域與前述第2基底區域相對向之方向 上’前述後閘極區域係被與前述第2源極區域作近接配置 〇 4. 如申請專利範圍第1項所記載之半導體裝置，其中 ，從相對於前述半導體層之主面而爲垂直的方向來觀察時 ，在相對於前述第1基底區域與前述第2基底區域相對向 之方向而爲略垂直的方向上，前述後閘極區域和前述第2 源極區域，係被略平行地作配置》 5. 如申請專利範圍第1項所記載之半導體裝置，其中 ，從相對於前述半導體層之主面而爲垂直的方向來觀察時 ，在相對於前述第1基底區域與前述第2基底區域相對向 之方向而爲略垂直的方向上，前述汲極區域，係與前述第 1源極區域以及前述第2源極區域略平行地延伸存在。 6. 如申請專利範圍第1項所記載之半導體裝置，其中 ，從相對於前述半導體層之主面而爲垂直的方向來觀察時 ，在前述第1源極區域之其中一側處，係被配置有一組之 前述第2源極區域以及前述汲極區域，在前述第1源極區 域之另外一側處，係被配置有另外一組之前述第2源極區 域以及前述汲極區域。 7. 如申請專利範圍第1項所記載之半導體裝置，其中 ，在近接於前述第1基底區域之前述飄移區域和前述汲極 區域之間的前述第1絕緣體區域之距離、和在近接於前述 •55- 201208068 第2基底區域之前述飄移區域和前述汲極區域之間的前 第2絕緣體區域之距離，係爲略相等》 8 .如申請專利範圍第1項所記載之半導體裝置，其 ，在近接於前述第1基底區域之前述飄移區域和前述汲 區域之間的前述第1絕緣體區域之距離、係較在近接於 述第2基底區域之前述飄移區域和前述汲極區域之間的 述第2絕緣體區域之距離更長。 9 .如申請專利範圍第1項所記載之半導體裝置，其 ，藉由前述第1基底區域和前述第1絕緣體層所被挾持 前述飄移區域的雜質濃度、和藉由前述第2基底區域和 述第2絕緣體層所被挾持之前述飄移區域的雜質濃度， 濃度係爲相異。 10.如申請專利範圍第1項所記載之半導體裝置， 中，前述第1閘極電極，係在從前述第1基底區域起而 向前述汲極區域之方向上，從前述第1閘極氧化膜上起 —直延伸存在至前述第1絕緣體區域上。 1 1.如申請專利範圍第1項所記載之半導體裝置， 中，前述後閘極區域，係近接於前述第2源極區域地作 置，而並不近接於前述第1源極區域地作配置。 12.如申請專利範圍第1項所記載之半導體裝置， 中，前述半導體層之導電型，係爲第1導電型。 1 3 .如申請專利範圍第1項所記載之半導體裝置， 中，從相對於前述半導體層之主面而爲垂直的方向來觀 時，在相對於前述第1基底區域與前述第2基底區域相 述 中 極 前 刖 中 之 刖 其 其 朝 而 其 配 其 其 察 對 -56- 201208068 向之方向而爲略垂直的方向上，前述後閘極區域係近接於 前述第2源極區域地作配置。 14. 一種半導體裝置，其特徵爲，具備有： 半導體層；和 第1導電型之第1基底區域，係被選擇性地設置在前 述半導體層之表面上；和 第2導電型之第1源極區域，係被選擇性地設置在前 述第1基底區域之表面上；和 第1導電型之第2基底區域，係從前述第1基底區域 而分離，並被選擇性地設置在前述半導體層之表面上；和 第2導電型之第2源極區域，係被選擇性地設置在前 述第2基底區域之表面上；和 第1導電型之後聞極區域•係被選擇性地設置在目(j述 第2基底區域之表面上，並與前述第2源極區域近接；和 第2導電型之飄移區域，係被前述第1基底區域與前 述第2基底區域所挾持，並被選擇性地設置在前述半導體 層之表面上；和 第2導電型之汲極區域，係被選擇性地設置在前述飄 移區域之表面上；和 第1絕緣體區域，係從前述飄移區域之表面起而涵蓋 內部地被設置，並隔著前述飄移區域之一部分而與前述第 1基底區域相對向；和 第2絕緣體區域，係以和前述第1絕緣體區域一同挾 持前述汲極區域的方式，而從前述飄移區域之表面起而涵 -57- 201208068 蓋內部地被設置，並隔著前述飄移區域之一部分而與前述 第2基底區域相對向；和 第1閘極氧化膜，係被設置在前述第1基底區域之表 面上；和 第2閘極氧化膜，係被設置在前述第2基底區域之表 面上；和 第1閘極電極，係在前述第1基底區域以及前述飄移 區域上’隔著前述第1閘極氧化膜而被作設置；和 第2閘極電極，係在前述第2基底區域以及前述飄移 區域上’隔著前述第2閘極氧化膜而被作設置；和 第1主電極，係被與前述第1源極區域、前述第2源 極區域以及前述後閘極區域作連接；和 第2主電極，係被與前述汲極區域作連接， 隔著前述飄移區域之一部分而相對向的前述第1基底 區域和前述第1絕緣體區域，其兩者間之距離、以及隔著 前述飄移區域之一部分而相對向之前述第2基底區域和前 述第2絕緣體區域，其兩者間之距離，係爲1.8 μιη以下， 近接於前述第1基底區域之前述飄移區域和前述汲極 區域其兩者間之前述第1絕緣體區域的距離，相較於近接 於前述第2基底區域之前述飄移區域和前述汲極區域其兩 者間之前述第2絕緣體區域的距離，係爲較長。 1 5 .如申請專利範圔第1 4項所記載之半導體裝置，其 中，藉由前述第1基底區域和前述第1絕緣體層所被挾持 之前述飄移區域的雜質濃度、和藉由前述第2基底區域和 -58- 201208068 前述第2絕緣體層所被挾持之前述飄移區域的雜質濃度， 其濃度係爲相異。 16.如申請專利範圍第14項所記載之半導體裝置，其 中，前述第1閘極電極，係在從前述第1基底區域起而朝 向前述汲極區域之方向上，從前述第1閘極氧化膜上起而 一直延伸存在至前述第1絕緣體區域上。 1 7.如申請專利範圍第1項所記載之半導體裝置，其 中，前述後閘極區域，係近接於前述第2源極區域地作配 置，而並不近接於前述第1源極區域地作配置。 1 8 .如申請專利範圍第1 4項所記載之半導體裝置，其 中，從相對於前述半導體層之主面而爲垂直的方向來觀察 時，在相對於前述第1基底區域與前述第2基底區域相對 向之方向而爲略垂直的方向上，前述後閘極區域和前述第 2源極區域，係被略平行地作配置。 19. 如申請專利範圍第14項所記載之半導體裝置，其 中，從相對於前述半導體層之主面而爲垂直的方向來觀察 時，在前述第1基底區域與前述第2基底區域相對向之方 向上，前述後閘極區域係被與前述第2源極區域作近接配 置。 20. 如申請專利範圍第14項所記載之半導體裝置，其 中，從相對於前述半導體層之主面而爲垂直的方向來觀察 時，在相對於前述第1基底區域與前述第2塞底區域相對 向之方向而爲略垂直的方向上，前述後閘極區域係近接於 前述第2源極區域地作配置》 -59-
TW100109142A 2010-06-10 2011-03-17 Semiconductor device TW201208068A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010133426A JP5455801B2 (ja) 2010-06-10 2010-06-10 半導体装置

Publications (1)

Publication Number Publication Date
TW201208068A true TW201208068A (en) 2012-02-16

Family

ID=45095543

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100109142A TW201208068A (en) 2010-06-10 2011-03-17 Semiconductor device

Country Status (4)

Country Link
US (1) US8507985B2 (zh)
JP (1) JP5455801B2 (zh)
CN (1) CN102280444B (zh)
TW (1) TW201208068A (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5150675B2 (ja) * 2010-03-25 2013-02-20 株式会社東芝 半導体装置
JP2012204563A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 半導体素子及び半導体素子の製造方法
US9450074B1 (en) * 2011-07-29 2016-09-20 Maxim Integrated Products, Inc. LDMOS with field plate connected to gate
JP2013187263A (ja) 2012-03-06 2013-09-19 Canon Inc 半導体装置、記録装置及びそれらの製造方法
ITMI20121244A1 (it) 2012-07-17 2014-01-18 St Microelectronics Srl Transistore con contatti di terminale auto-allineati
JP5904905B2 (ja) * 2012-08-23 2016-04-20 株式会社東芝 半導体装置
JP6252022B2 (ja) * 2013-08-05 2017-12-27 セイコーエプソン株式会社 半導体装置
US10340266B2 (en) * 2017-10-02 2019-07-02 Globalfoundries Singapore Pte. Ltd. ESD protection circuit and method of making the same
US11610978B2 (en) * 2021-03-11 2023-03-21 Nxp B.V. LDMOS with an improved breakdown performance

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6310380B1 (en) * 2000-03-06 2001-10-30 Chartered Semiconductor Manufacturing, Inc. Electrostatic discharge protection transistor structure with a trench extending through the source or drain silicide layers
JP2002094063A (ja) * 2000-09-11 2002-03-29 Toshiba Corp 半導体装置
JP3981026B2 (ja) * 2003-01-30 2007-09-26 株式会社東芝 多層配線層を有する半導体装置およびその製造方法
DE10326523A1 (de) * 2003-06-12 2005-01-13 Infineon Technologies Ag Feldeffekttransistor, insbesondere doppelt diffundierter Feldeffekttransistor, sowie Herstellungsverfahren
US6900101B2 (en) * 2003-06-13 2005-05-31 Texas Instruments Incorporated LDMOS transistors and methods for making the same
CN1564318A (zh) * 2004-03-26 2005-01-12 清华大学 0.35μm LDMOS高压功率显示驱动器件的设计方法
JP2007088369A (ja) 2005-09-26 2007-04-05 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法および半導体装置の製造装置

Also Published As

Publication number Publication date
JP2011258840A (ja) 2011-12-22
JP5455801B2 (ja) 2014-03-26
CN102280444A (zh) 2011-12-14
CN102280444B (zh) 2014-02-05
US8507985B2 (en) 2013-08-13
US20110303979A1 (en) 2011-12-15

Similar Documents

Publication Publication Date Title
US11177354B2 (en) Method of manufacturing silicon carbide semiconductor devices
TW201208068A (en) Semiconductor device
US9064955B2 (en) Split-gate lateral diffused metal oxide semiconductor device
US7622771B2 (en) Semiconductor apparatus
JP3721172B2 (ja) 半導体装置
US8174066B2 (en) Semiconductor device and method of manufacturing semiconductor device
US6768167B2 (en) MIS semiconductor device and the manufacturing method thereof
US10446649B2 (en) Silicon carbide semiconductor device
WO2015049815A1 (ja) 炭化珪素半導体装置およびその製造方法
JP6415749B2 (ja) 炭化珪素半導体装置
JP4972855B2 (ja) 半導体装置およびその製造方法
JP2000114520A (ja) 電力用半導体装置
JP2009289904A (ja) 半導体装置
JP2003324196A (ja) 縦型ｍｏｓｆｅｔとその製造方法
JP2008135522A (ja) 半導体装置
US9698217B1 (en) Semiconductor device
WO2015104949A1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2003529209A (ja) トレンチ二重拡散金属酸化膜半導体トランジスタ構造体
US20210043765A1 (en) Silicon carbide semiconductor device and manufacturing method of same
JP6809071B2 (ja) 半導体装置および半導体装置の製造方法
US20220246754A1 (en) Semiconductor device and method for manufacturing a semiconductor device
JP2007067447A (ja) 縦型超接合半導体素子
JP7379882B2 (ja) 窒化物半導体装置
JP2006324432A (ja) 半導体装置およびその製造方法
JP4952042B2 (ja) 半導体装置