CN101714548B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，具有可将起动电路与周边电路一并集成化的半导体电路。在由元件分离区域规定的漏极区域(121)形成基体区域(15)，在基体区域形成N型第一源极区域(16)。在漏极区域(121)与第一源极区域之间配置第一栅电极(20)。元件分离区域(13)具有形成了开口部(133)的环路状部(131)、和对通过开口部与漏极区域(121)连接的延伸区域(122)规定的部分(132)。在延伸区域(122)形成第二源极区域(23)。在漏极区域形成P型第二基体区域(15)，在第二基体区域(15)形成N型第三源极区域(16)，在漏极区域(121)与第三源极区域(16)之间形成第二栅电极(331)。

Description

半导体装置
技术领域
本发明涉及半导体装置，具体而言，涉及高耐压半导体装置。
背景技术
在电源用IC所使用的起动电路中，通常使用高耐压的MOSFET、例如LDMOS(Laterally Diffused MOS)。现有的起动电路如图32A所示，在LDMOS411的漏极-栅极之间连接有数MΩ的电阻R，控制LDMOS411的驱动及截止时的偏置电流。
在该电路构成中，当接通主电源对起动端子T施加高电平的电压时，高电平的电压经由电阻R被施加给LDMOS411的栅极，LDMOS411导通，向内部电路412供给电流。
随后，内部电路412动作，若将LDMOS的栅极电压设为低电平，则LDMOS411截止，停止电流向内部电路412的供给。
在该起动电路中，总是经由电阻R流过与电源电压对应的偏置电流。因此，不适用于低耗能化。而且，由于LDMOS411的漏极直接引线结合在IC封装的管脚上，所以当被施加静电等时，电阻有时遭到破坏。
鉴于此，考虑采用图32B所示的电路构成，通过由JFET413进行LDMOS411的驱动及漏电流的控制，从而改善上述问题。根据该电路构成，LDMOS411截止期间的偏置电流被规定为JFET413的饱和电流，电流相对于电压成为恒定值。而且，由于未使用对冲击电压较弱的高电阻，所以破坏增强。
但是，若将该起动电路直接IC化，则需要两个高耐压元件，导致占据较大的芯片面积。
而且，除了起动电路以外，作为周边电路，还需要将用于流过大电流的功率MOS、用于检测流过功率MOS的电流的检测MOS等与起动电路连接，导致较为繁琐。
并且，公知有一种使用JFET来进行起动用元件的高耐压化及低导通电阻化的技术。但是，若采用这样的JFET的构成，则在元件面积增大，且需要两个独立的高耐压元件的方面仍没有改变。
发明内容
本发明鉴于上述问题而提出，其目的在于，提供一种可将起动电路与周边电路一并集成化的半导体电路。
而且，本发明的另一目的在于，将多个电路元件高效地组装到单一的半导体装置中。
为实现上述目的，本发明的半导体装置具备：第一复合半导体元件和第二半导体元件，其中，该第一复合半导体元件具有：
第一导电型层11；
形成在上述第一导电型层11上的第二导电型层12；
第一导电型元件分离区域13，其从上述第二导电型层12的表面区域到上述第一导电型层11，规定作为第二导电型漏极区域121发挥作用的元件区域；
形成于上述元件区域的第一导电型第一区域15；
形成于该第一导电型第一区域15的第二导电型第一源极区域16；
第一栅电极20，其在上述第一导电型第一区域15内，形成在位于上述漏极区域121与上述第一源极区域16之间的区域之上；以及
第二源极区域23，其在上述第二导电型层12内，形成于在反向偏置时，由从上述元件分离区域13、上述第一导电型层11及上述第一导电型第一区域15内的至少任意一个延伸的耗尽层，控制与上述漏极区域121之间的沟道的位置；
所述第二半导体元件具有：形成于上述元件区域的第一导电型第二区域15、形成于该第一导电型第二区域15的第二导电型第三源极区域16、和形成在位于上述漏极区域121与上述第二导电型第三源极区域16之间的第一导电型第二区域15上的第二栅电极331。
还可设置：形成于上述元件区域的第一导电型第三区域15、形成于该第一导电型第三区域15的第二导电型第四源极区域16、和形成在位于上述漏极区域121与上述第四源极区域16之间的第一导电型第三区域15上且与上述第二栅电极331连接的第三栅电极321。
优选上述第一导电型第二区域15与上述元件分离区域13连接。
优选上述第一导电型元件分离区域13具有：在一部分形成开口部133且规定上述漏极区域121的环路状部131；和对通过上述开口部133与上述漏极区域121连接的第二导电型延伸区域122进行规定的部分132；
上述第二导电型第二源极区域23形成在上述第二导电型延伸区域122。
优选上述开口部133设置在上述元件分离区域13的上述环路状部131的一部分。
优选对上述第二导电型延伸区域122进行规定的部分132形成为圆弧状，上述第二导电型延伸区域122在上述环路状部131与对上述第二导电型延伸区域122进行规定的部分132之间形成为圆弧状。
优选在上述开口部133上形成绝缘膜35，在该栅极绝缘膜35上配置栅电极36，能够设定或调整对该栅电极36施加的栅极电压。
优选在上述开口部133内的上述第一导电型层11与上述第二导电型层12之间，形成杂质浓度比上述开口部133内的上述第二导电型层12高的第二导电型第二区域37。
优选上述第二导电型第二区域37使用可设定开口率的离子掩模并通过离子注入而形成。
优选上述第二导电型第二源极区域23在上述第一导电型第一区域15与规定上述漏极区域121的上述元件分离区域13之间，形成在上述漏极区域121的表面区域。
优选上述第二导电型第二源极区域23比上述第一导电型第一区域15及上述元件分离区域13形成得浅。
优选在上述第二导电型漏极区域121的中央部，形成漏极引出区域14，上述第一导电型第一区域15按照包围该漏极引出区域14的方式形成为环路状。
优选在上述第一导电型层11的表面区域，形成有可调整杂质浓度的第二导电型第一区域22。
优选上述第二导电型第一区域22由形成在漏极区域121的正下方的圆盘状区域22C、和形成在第一导电型第一区域15的下方的环状区域22R构成。
优选上述圆盘状区域22C及上述环状区域22R分别由R部、倒R部及直线部构成，使上述R部的杂质浓度高于上述直线部的杂质浓度，且上述直线部的杂质浓度高于上述倒R部的杂质浓度。
优选上述圆盘状区域22C及上述环状区域22R使用可设定开口率的离子掩模并通过离子注入而形成，上述圆盘状区域22C及环状区域22R的与R部对应的部分的开口率比与直线部对应的部分的开口率高，而且与直线部对应的部分的开口率比与倒R部对应的部分的开口率高。
优选上述第二导电型第一区域22使用可设定开口率的离子掩模通过离子注入而形成。
优选上述第一导电型离子分离区域13以包围上述第二导电型第一区域22及上述第一导电型第一区域15的方式形成为环路状。
优选上述第二导电型第二源极区域23在上述第一导电型第一区域15与上述元件分离区域13之间形成为环路状。
优选上述第二导电型第二源极区域23在上述第一导电型第一区域15与上述元件分离区域13之间，在周方向的一部分形成有一个或多个。
例如，上述第二导电型漏极区域121、上述第二导电型第一源极区域16与栅电极20构成LDMOS(Laterally Diffused MOS)，上述第二导电型漏极区域121、上述第二导电型第二源极区域23与上述第一导电型元件分离区域13构成JFET(Junction Field-Effect Transistor)。
根据本发明，能够实现将LDMO与JFET复合化后的起动电路、与构成周边电路的其他半导体元件集成化。
附图说明
图1是第一参考例涉及的半导体装置的剖面图，相当于图4及图5的A-A线剖面图。
图2是第一参考例涉及的半导体装置的剖面图，相当于图4及图5的B-B线剖面图。
图3是第一参考例涉及的半导体装置的剖面图，相当于图4及图5的C-C线剖面图。
图4是表示第一参考例涉及的半导体装置的外延层表面的杂质层的配置构成的俯视图。
图5是表示第一参考例涉及的半导体装置的电极的配置构成的俯视图。
图6是表示第一参考例涉及的半导体装置的电极及焊盘(bondingpad)的配置构成的俯视图。
图7是第一参考例涉及的半导体装置的等效电路的电路图。
图8是将第一参考例涉及的半导体装置作为起动电路而使用时的电路图。
图9A是示意性表示在第一参考例涉及的半导体装置中，伴随着漏极电压Vd的上升(Vd＝0)，在分离区域的开口部耗尽层如何延伸的图。
图9B是示意性表示在第一参考例涉及的半导体装置中，伴随着漏极电压Vd的上升(Vd＝V1)，在分离区域的开口部耗尽层如何延伸的图。
图9C是示意性表示在第一参考例涉及的半导体装置中，伴随着漏极电压Vd的上升(Vd＝V2)，在分离区域的开口部耗尽层如何延伸的图。
图9D是示意性表示在第一参考例涉及的半导体装置中，伴随着漏极电压Vd的上升(Vd＝V3)，在分离区域的开口部耗尽层如何延伸的图。
图10是表示在第一参考例涉及的半导体装置中，漏极电压Vd与JFET的漏极-源极间电流Ids的关系的图。
图11是表示在第一参考例涉及的半导体装置中，当JFET的栅极电压Vg发生变化时漏极电压Vd与JFET的漏极-源极间电流Ids的关系的图。
图12是说明在第一参考例涉及的半导体装置中，在元件分离区域的开口部上配置了栅极绝缘膜及栅电极的构成的图。
图13是说明在第一参考例涉及的半导体装置中，在元件分离区域的开口部配置了N型埋入区域的构成的图。
图14A是在第一参考例涉及的半导体装置中，表示图13所示的N型埋入区域的平面配置例的图。
图14B是在第一参考例涉及的半导体装置中，表示图13所示的N型埋入区域的平面配置例的图。
图14C是在第一参考例涉及的半导体装置中，表示图13所示的N型埋入区域的平面配置例的图。
图14D是在第一参考例涉及的半导体装置中，表示图13所示的N型埋入区域的平面配置例的图。
图14E是在第一参考例涉及的半导体装置中，表示基体(body)区域的平面配置例的图。
图15是在第一参考例涉及的半导体装置中，对改变JFET的源电极的配置的例子进行说明的图。
图16是第二参考例涉及的半导体装置的剖面图，相当于图17的A-A线剖面图。
图17是表示第二参考例涉及的半导体装置的外延层表面上的杂质层的配置构成的俯视图。
图18A是示意性表示在第二参考例涉及的半导体装置中，伴随着漏极电压Vd的上升(Vd＝0)，从基体区域及分离区域耗尽层如何延伸的图。
图18B是示意性表示在第二参考例涉及的半导体装置中，伴随着漏极电压Vd的上升(Vd＝V21)，从基体区域及分离区域耗尽层如何延伸的图。
图18C是示意性表示在第二参考例涉及的半导体装置中，伴随着漏极电压Vd的上升(Vd＝V22)，从基体区域及分离区域耗尽层如何延伸的图。
图19是表示第二参考例涉及的半导体装置的变形例的外延层的表面上的杂质层的配置构成的俯视图。
图20A是用于说明N型埋入区域的构成的变化对饱和电压及饱和电流带来的影响的图。
图20B是用于说明N型埋入区域的构成的变化对饱和电压及饱和电流带来的影响的图。
图20C是用于说明N型埋入区域的构成的变化对饱和电压及饱和电流带来的影响的图。
图20D是用于说明N型埋入区域的构成的变化对饱和电压及饱和电流带来的影响的图。
图20E是用于说明基体区域的构成对饱和电压及饱和电流带来的影响的图。
图20F是用于说明基体区域的构成对饱和电压及饱和电流带来的影响的图。
图20G是用于说明基体区域与源极引出区域之间的距离对饱和电压及饱和电流带来的影响的图。
图20H是用于说明基体区域与源极引出区域之间的距离对饱和电压及饱和电流带来的影响的图。
图21A是表示N型埋入区域的构成的变形例的图。
图21B是表示N型埋入区域的构成的另一变形例的图。
图22是表示第二参考例涉及的半导体装置的外延层的表面区域的杂质层的配置构成的俯视图。
图23A是表示用于形成第二参考例涉及的半导体装置的N型埋入区域的离子掩模的构成的图。
图23B是说明使用用于形成第二参考例涉及的半导体装置的N型埋入区域的离子掩模，来扩散杂质的工艺的图。
图24A是表示开口率不同的离子掩模的一例的图。
图24B是表示开口率不同的离子掩模的一例的图。
图24C是表示开口率不同的离子掩模的一例的图。
图24D是表示开口率不同的离子掩模的一例的图。
图24E是表示开口率不同的离子掩模的一例的图。
图24F是表示开口率不同的离子掩模的一例的图。
图24G是表示开口率不同的离子掩模的一例的图。
图24H是表示开口率不同的离子掩模的一例的图。
图24I是表示开口率不同的离子掩模的一例的图。
图25A是表示通过调整N型埋入区域的杂质浓度来改变漏极电压-源极、漏极电流特性的图。
图25B是表示通过调整N型埋入区域的杂质浓度来改变漏极电压-源极、漏极电流特性的图。
图26是表示本发明的实施方式涉及的半导体装置的等效电路的电路图。
图27是表示本发明的实施方式涉及的半导体装置的电极配置的第一例的俯视图。
图28是表示本发明的实施方式涉及的半导体装置的电极配置的第二例的俯视图。
图29是本发明的实施方式涉及的半导体装置的剖面图，相当于图27、28的H-H线及I-I线剖面图。
图30是表示本发明的实施方式涉及的半导体装置的将JFET与功率LDMOS复合化的第一例的俯视图。
图31是表示本发明的实施方式涉及的半导体装置的将JFET与功率LDMOS复合化的第二例的俯视图。
图32A是表示现有的起动电路的构成的电路图。
图32B是使用JFET与LDMOS的起动电路的电路图。
具体实施方式
参照附图，对本发明的实施方式所涉及的半导体装置及其制造方法进行说明。
(参考用半导体装置的说明)
在对本发明的实施方式所涉及的半导体装置说明之前，对IC化的对象、即半导体装置的基本构成(第一参考例)进行说明。
本参考用半导体装置100具有内置了LDMOS(Laterally DiffusedMOS)和JFET(Junction FET(Field-Effect Transistor))(接合型电场效果晶体管)的构成。
首先，参照图1～图5，对该半导体装置100的构成进行说明。图1～图3是第一参考例涉及的半导体装置100的剖面图，图4是表示在图1所示的外延层的表面区域上出现的杂质层的分布的俯视图。图5是表示电极配置的俯视图。图1是图4及图5的A-A线向视剖面图，图2是4及图5的B-B线向视剖面图，图3是图4及图5的C-C线向视剖面图。
参照图1～图5，对半导体装置100的构成进行说明。
半导体装置100如图1所示，具有：P型半导体基板(第一导电型层)11、外延层(第二导电型层)12、P型元件分离区域(第一导电型元件分离区域)13、漏极引出区域14、P型基体区域(第一导电型的第一区域)15、N型源极区域(第二导电型的第一源极区域)16、基体引出区域17、场绝缘膜18、栅极绝缘膜19、栅电极(第一栅电极20)、场电极21、N型埋入区域(第二导电型的第一区域)22、N型源极引出区域(第二导电型的第二源极区域)23、表面绝缘膜140、漏电极141、源电极161、基体电极171和源电极231。
P型半导体基板11由P型单晶硅基板构成。
外延层12是在P型半导体基板11上通过外延生长而形成的N型单晶硅层。
表面绝缘膜140是在外延层12的整个表面上形成的较厚的SiO2等绝缘体层。
元件分离区域13用于规定元件区域，由P型扩散区域构成，具有从外延层12的表面到P型半导体基板11的深度。元件分离区域13由相对高浓度的基板侧扩散区域部位和相对低浓度的表面侧扩散区域部位构成。元件分离区域13与基体区域15通过同一工序制造。另外，优选元件分离区域13通过专用的工序形成，且将元件分离区域13整体相对设为高浓度。
如图1、图2、图4所示，元件分离区域13按照包围N型埋入区域(第二导电型的第一区域)22及基体区域15的方式形成为环路状，详细而言形成为环状。元件分离区域13具有：局部形成了宽为5～100μm、例如30μm左右的开口部133的环路状，具体为环状的环状部131；和与环状部131邻接，从开口部133延伸的圆弧状的延伸部132。
由环状部131和P型半导体基板11包围的N型岛状区域，作为LDMOS与JFET公共的N型漏极区域121发挥作用。
而且，环状部131、延伸部132及P型半导体基板11规定了经由开口部133与岛状区域(环状部131所定义的圆盘状N型漏极区域121)连接的N型延伸区域(第二导电型延伸区域)122。即，N型延伸区域122以沿着环状部131的方式，在环状部131与延伸部132之间形成为圆弧状。即，外延层12具有N型漏极区域121和N型延伸区域122。
漏极引出区域14形成在N型漏极区域121的中央部的表面区域，如图4所示，是平面形状为环状的N型高浓度层。
在漏极引出区域14的中央部分，配置有场绝缘膜24。
在表面绝缘膜140上，配置有由Al(铝)等导电体构成的漏电极141。漏电极141通过接触孔与漏极引出区域14连接。漏电极141还作为连接焊盘发挥作用，例如直接连接(钎焊)焊线。
漏极引出区域14用于实现LDMOS及JFET共用的N型漏极区域121与漏电极141的欧姆接触。
基体区域15是P型扩散区域，如图4所示，在N型漏极区域121内形成为环路状、具体为环状。位于基体区域15的内周侧、且与栅电极20对置的表面区域，作为LDMOS的沟道区域发挥作用。另外，基体区域15的其他区域作为LDMOS的基体区域发挥作用。
源极区域16是N型区域，如图4所示，在基体区域15内形成为环状。源极区域16作为LDMOS的源极区域发挥作用。
基体引出区域17是P型的高浓度区域，在基体区域15内的源极区域16的外侧形成为环路状、具体为环状。在基体引出区域17之上，如图1及图5所示，配置有由Al等导电体构成的环状基体电极171。基体电极171通过接触孔与基体引出区域17接触。基体引出区域17将从基体电极171施加的基体电压施加给基体区域15。
场绝缘膜18由LOCOS(Local Oxidation of silicon)等比较厚的绝缘膜构成。场绝缘膜18以包围漏极引出区域14的方式形成在N型漏极区域121上。
栅极绝缘膜19由SiO2膜等绝缘膜构成，形成在场绝缘膜18与源极区域16之间的沟道区域上。
栅电极20由添加了杂质的多晶硅膜、或Al膜等导电膜构成，形成在栅极绝缘膜19之上及场绝缘膜18的端部之上。
场电极21由借助绝缘膜211而相互电容耦合的多个环状导电体构成。场电极21将其正下方的N型漏极区域121中的电位梯度维持成几乎恒定的梯度。
N型埋入区域22形成在P型半导体基板11的表面区域，是可调整杂质浓度的N型区域。若是被要求高耐压的元件，则该N型埋入区域22形成为杂质浓度相对较低，而若是被要求低离子电阻的元件，则该N型埋入区域22形成为杂质浓度相对较高。
源极引出区域23是形成在N型延伸区域122的表面区域的N型高浓度层。如图1及图5所示，在表面绝缘膜140之上配置有由Al等导电体构成的JFET的源电极231。源电极231通过接触孔与源极引出区域23连接。N型延伸区域122作为JFET的源极区域发挥作用。源极引出区域23形成源极引出电极231与N型延伸区域122之间的欧姆接触。
在上述构成中，LDMOS的漏极区域由N型漏极区域121构成，沟道区域由基体区域15的内周侧的表面区域构成，源极由源极区域16构成，基体由基体区域构成，漏电极由漏电极141构成，栅电极由栅电极20构成，源电极由源电极161构成，基体电极由基体电极171构成，栅极绝缘膜由栅极绝缘膜19构成。
另一方面，JFET的漏极区域由N型漏极区域121构成，沟道区域由元件分离区域13的开口部133构成，源极区域由N型延伸区域122构成，漏电极由漏电极141构成，栅电极由元件分离区域13构成，源电极由源电极231构成。
在这样的构成的半导体装置100上，例如如图6所示，配置有电极焊盘。例如，对漏电极141直接焊接焊线。而且，栅电极20与电极焊盘31连接，LDMOS的源电极161与电极焊盘32连接。并且，JFET的源电极231与电极焊盘33连接。各电极焊盘上焊接有焊线。其中，这些电极焊盘的配置的有无及配置位置等可任意设定。
根据上述构成，如图7的等效电路所示，半导体装置100构成具有公共的漏极区域(漏电极141)的LDMOS51和JFET52，并且，LDMOS51与JFET52之间形成的元件分离区域13的开口部133构成JFET52的栅极的一部分。
在该状态下，考察如图8所示那样进行连接，构成与图32B所示的起动电路同样的由LDMOS51与JFET52形成的起动电路的情况。
在该构成中，元件分离区域13(JFET52的栅电极)及LDMOS51的基体电极171均被接地。另外，LDMOS51的栅电极20与JFET52的源电极231连接。而且，LDMOS51及JFET52的公共的漏电极141与施加漏极电压Vd的电源连接。并且，LDMOS51的源电极161与JFET52的源电极231均与内部电路413连接。
在该状态下，当对漏电极141施加正的漏极电压Vd时，在JFET52的漏极-源极间按照下述路径流过电流(漏极-源极间电流Ids)，即：漏电极141漏极引出区域14→N型漏极区域121→环状部131的开口部133延伸区域122→源极引出区域23→源电极231。
然后，若使漏极电压Vd逐渐上升，则如图10所示，JFET52的漏极-源极间电流Ids逐渐增加。而且，基于漏极-源极间电流Ids，LDMOS51的栅电极20被充电，在LDMOS51的漏极-源极之间也流过电流，随着漏极电压Vd的上升，电流增加。
通过向漏电极141施加正的漏极电压Vd，正的电压经由漏极引出区域14被施加到外延层12。这样一来，由元件分离区域13的P型环状部131及P型半导体基板11、与N型外延层12构成的PN结，因施加于外延层12的正电压而反向偏置。因此，如图9A～图9C示意性所示那样，伴随着漏极电压Vd的上升，从PN结面起，耗尽层DL在外延层12的开口部133逐渐扩大。这样，当漏极电压Vd低于规定值(饱和电压：图10中为电压Vsat)时，环状部131的开口部133因耗尽层DL而不关闭，沟道被导通(控制)，流过漏极-源极间电流Ids。
另一方面，当漏极电压Vd达到规定值(饱和电压：图10中为电压Vsat)时，如图9D示意性所示那样，在环状部131的开口部133(JFET52的沟道区域)，外延层12整体因耗尽层DL而关闭，沟道被切断(控制)，处于夹断状态。如图10所示，在夹断之后，JFET52的漏极-源极间电流Ids饱和，大致恒定。
因此，根据上述构成的起动电路，LDMOS51与JFET52并联连接，不仅可实现高耐压化，而且通过对LDMOS51及JFET52共用的漏电极141施加规定电压(电压Vsat)以上的漏极电压Vd，可实现夹断，使JFET52的漏极-源极间电流Ids被限制为一定值，从而抑制耗能。
而且，对于上述构成的半导体装置100而言，在LDMOS51与JFET52之间形成的元件分离区域13的开口部133构成JFET52的栅极的一部分，并且，LDMOS51与JFET52共有N型漏极区域121，JFET52沿LDMOS51的外周形成。因此，能够以比较小的占有面积形成两个半导体元件。
另外，通过将漏电极141形成得比较大，能够对漏电极141直接焊接，无需从元件的中心引出高压布线。而且，由于漏电极141兼作焊盘，所以无需设置漏电极141用的焊盘，节省了连接用的焊盘面积。
由于可对漏电极141直接焊接，所以无需额外的保护元件，且能够通过LDMOS51的耐性，实现对冲击(surge)的保护。
在上述的说明中，将形成于环状部131的作为沟道区域的开口部133的宽度(JFET52的栅电极的宽度)设为30μm左右进行了说明，但开口部133的大小可以按照获得目标的饱和电压及饱和电流的方式进行适当设定。即，开口部133的大小可通过适当改变杂质浓度、N型延伸区域122的杂质浓度、大小等，来控制耗尽层的扩展。而且，由此将饱和电压及饱和电流设定为所希望的值，或者以任意的特性进行控制。
另外，在上述的说明中，虽然将P型半导体基板11及元件分离区域13(JFET52的栅电极)接地，但对各区域施加的电压为任意。例如，通过对P型半导体基板11及P型元件分离区域13施加负电压，理论上还能够进一步增大从元件分离区域13与外延层12的PN结起延伸的耗尽层DL、降低饱和电压及饱和电流。
图11表示使P型半导体基板11及P型元件分离区域13的电位(对元件分离区域13的施加电压)强制性变化时的漏极电压Vd与JFET52的漏极-源极间电流Ids的关系。如图所示，通过改变JFET52的栅极电压Vg(对元件分离区域13的施加电压)，与处于夹断状态的电压(饱和电压Vsat)发生变化一同，饱和电流Isat也发生变化。
而且，如图12中用剖面所示那样，在元件分离区域13的开口部133(JFET52的沟道区域)上形成有绝缘膜(栅极绝缘膜)35。而且，在该栅极绝缘膜35上配置栅电极36，还能够对施加给栅电极36的栅极电压进行设定或调整。
当对栅电极36以接地电位(P型半导体基板11的电位)为基准施加正的栅极电压Vg时，在JFET52的沟道区域(开口部133内的N型外延层12)生成的耗尽层难以延伸。因此，随着进一步正向增大栅极电压Vg，饱和电压Vsat及饱和电流Isat均能够增大。另外，栅电极36可仅配置在开口部133之上，或者也能够以环状配置于整体。
另外，如图13中用剖面所示那样，通过在JFET52的沟道区域(开口部133)配置N型埋入区域(第二导电型的第二区域)37，能够对饱和电流Isat进行调整。即，在开口部133内的P型半导体基板11与外延层12之间，形成高浓度(以开口部133内的N型外延层12的杂质浓度为基准)的N型埋入区域37，通过调整N型埋入区域37的杂质浓度与N型埋入区域的上面的深度，能够调整漏极-源极间的饱和电流Isat。
通过配置N型埋入区域37，从P型半导体基板11侧延伸的耗尽层的位置比不配置N型埋入区域37的情况低，饱和电压Vsat变大，饱和电流Isat也变大。另外，N型埋入区域37也能够以开口部133内的N型外延层12为基准，设为低杂质浓度。
而且，N型埋入区域37也可以例如如图14A所示，仅形成在JFET52的沟道区域，或如图14B所示，形成在JFET52的沟道区域及其附近，或如图14C所示，形成在JFET52的沟道区域及N型延伸区域122内。这样，N型埋入区域37所占的面积越大，饱和电压Vsat及饱和电流Isat越大。另外，如图14D所示，还可以使N型埋入区域37延伸，与N型埋入区域22构成一体。并且，也可以如图14E所示，通过不形成(除去)基体区域15的一部分，来调整饱和电压Vsat及饱和电流Isat。
通常在其他条件相同的情况下，N型埋入区域37的N型杂质浓度越高，饱和电压Vsat及饱和电流Isat越上升，N型埋入区域37越深，饱和电压Vsat及饱和电流Isat越上升，N型埋入区域37越宽，饱和电压Vsat及饱和电流Isat越上升。
其中，N型埋入区域22、37的浓度与浓度分布，例如如后述那样，通过适当设定离子注入(扩散)时使用的离子掩模的开口率来进行调整。
另外，还可以通过改变JFET52的源极引出区域23及源电极231的位置，来调节饱和电流Isat。例如如图15所示，从距离JFET52的沟道区域(开口部133)较近的第一位置P1依次朝向P2、P3，能够伴随着使从开口部133到源极引出区域23及源电极231的位置远离，减小饱和电流Isat。尤其通过设置被环状部131和圆弧状的延伸部132夹持的圆弧状N型延伸区域122，能够不怎么增大JFET52的大小地减小饱和电流Isat。
(实施方式所涉及的半导体装置的说明)
在以上说明的参考用半导体装置的构成中，由于开口部133的大小(宽)被限定，随着漏极电压Vd的上升，环状部131的开口部133中的外延层12内的耗尽层DL从三个方向(左右的环状部131与下面的P型半导体基板11的PN结面)延伸，所以，从漏极电压Vd比较小时起，栅极区域便夹断。因此，难以得到大的饱和电压及饱和电流。即便增大开口部133的宽度，也无法抑制从与P型半导体基板11的PN结面延伸的耗尽层，对于饱和电压及饱和电流的增大存在局限性。
鉴于此，以下对可获得相对大的饱和电压及饱和电流的半导体装置200进行说明。
(第二参考例)
在上述参考用(第一参考例的)半导体装置100中，以沿着LDMOS51的外周的方式在环状部131的外侧形成了JFET52的N型延伸区域(源极区域)122。与此相对，在本参考例的半导体装置200中，将JFET52的源极区域配置在LDMOS的元件区域内。由此，半导体元件的占有区域被进一步小型化。其余的构成除了以下特别说明的情形之外，与第一参考例的半导体装置100相同。
图16和图17表示第二参考例的半导体装置200的构造，图16是半导体装置200的剖面图，图17是表示在图16所示的外延层12的表面区域出现的杂质层的分布的俯视图。图18A～图18C是示意性表示随着漏极电压Vd的上升(0＜V21＜V22)，从基体区域15及元件分离区域13耗尽层如何延伸的图。图19是表示另一个在外延层的表面区域出现的杂质层的分布的俯视图。其中，图16相当于图17及图19的A-A线向视剖面图。
如图所示，在本参考例中，元件分离区域13以包围N型漏极区域121的方式形成为环路状、更详细为环状，未配置延伸部132。元件分离区域13形成为一重的环状。
基体区域15以包围漏极引出区域14的方式形成为环状。
JFET52的源极引出区域23是浓度高于N型漏极区域121的N型区域。源极引出区域23在基体区域15与规定N型漏极区域121的元件分离区域13之间，以环状形成在N型漏极区域121的表面区域。源极引出区域23比邻接的基体区域15及元件分离区域13形成得浅。在表面绝缘膜140上的与源极引出区域23对置的位置配置源电极231，其通过接触孔与源极引出区域23连接。
而且，N型埋入区域22由在N型漏极区域121的正下方形成的圆盘状区域22C、和形成在基体区域15下方的环状区域22R构成。
在该构成中，例如若将LDMOS的基体区域15的电压、元件分离区域13的电压、P型半导体基板11的电压分别设为接地电平(接地电位)，则随着漏极电压Vd的上升，如图18A～图18C示意性所示那样，耗尽层DL从P型基体区域15、P型元件分离区域13及P型半导体基板11与N型外延层12及环状区域22R之间的PN结面延伸。而且，当漏极电压Vd达到一定电平V22(V22＞V21＞0)时，发生夹断。
根据该构成，JFET52的沟道区域存在于在P型基体区域15、P型元件分离区域13、P型半导体基板11的区域之间存在的N型外延层12内。而且，随着漏极电压Vd的上升，耗尽层DL从N型外延层12与基体区域15的PN结面、和N型外延层12与P型半导体基板11的PN结面的上下两方向延伸，处于夹断状态。该JFET52是利用从上下两方向延伸的耗尽层DL进行夹断的构成。因此，可以流过与栅极的横向长度(在本参考例中由于是圆形的LDMOS，所以相当于源极引出区域23的圆周长)对应的电流(漏极-源极间电流Ids)。而且，由于基体区域15、源极引出区域23及作为JFET52的栅电极的元件分离区域13都在LDMOS的全周范围形成为环状，所以在将JFET52的大小保持得较小的同时，可确保JFET52的饱和电流Isat较大。这里，虽然还依赖于JFET52的大小，但也能够以数十mA流过。
另外，JFET52的源极引出区域23并不限定于以环状形成于全周的构成，还可以如图19所示，在周方向的一部分形成一个或多个。由此，与图17所示的源极引出区域23在全周范围形成为环状的构造相比，JFET52的栅电极宽度变窄，能够在维持饱和电压Vsat(夹断电压)的状态下减小饱和电流Isat。
而且，还能够如图18A～图18C所示，通过N型埋入区域22R的有无，可控制耗尽层从与P型半导体基板11的PN结面的延伸，从而调整饱和电压Vsat。
并且，在图16及图17所示的构造中，N型埋入区域22与半导体装置100不同，由N型漏极区域121的正下方的N型埋入区域22C、与基体区域15附近的环状N型埋入区域22R构成。该N型埋入区域22C、22R尤其可通过适当设定环状N型埋入区域22R的位置、大小及杂质浓度，来控制耗尽层的扩展，将饱和电压Vsat及饱和电流Isat设定为所希望的值，或者以任意的特性进行控制。
例如，通过将如图20A所示，配置于基体区域15的下方的N型埋入区域22R，如图20B所示那样延伸到源极引出区域23的下方，由此可使饱和电压Vsat上升。
例如，通过将如图20C所示比较浅的N型埋入区域22R，如图20D所示那样形成得深，由此可使饱和电压Vsat上升。
例如，通过将如图20E所示的基体区域15如图20F所示那样形成得浅，由此可使饱和电压Vsat上升。
而且，通过将如图20G所示，基体区域15与源极引出区域23的距离如图20H所示那样设定得长，由此可使饱和电压Vsat上升。
并且，还可以如图21A及图21B所示，将配置于基体区域15的下方的N型埋入区域22R在周方向的一部分形成一个或多个。其中，饱和电压Vsat由不存在N型埋入区域22R的部分确定。
进而，还可构成为不配置N型漏极区域121正下方的N型埋入区域22C，或基体区域15下方所配置的N型埋入区域22R中任意一方。
其中，N型埋入区域22R、22C的浓度与浓度分布例如如后所述，通过适当设定离子注入(扩散)时所使用的离子掩模开口率来实施。
这样，根据半导体装置200，由于由LDMOS51的基体区域15、元件分离区域13、P型半导体基板11及被它们夹持的N型外延层12构成LDMOS51的栅极部，并且LDMOS51与JFET52共有N型漏极区域121，在基体区域15与元件分离区域13之间设置源极引出区域23，所以，能够以一个元件面积得到LDMOS与JFET2的两个特性。
而且，由于LDMOS与JFET被并列复合化，所以具有高耐压。
另外，由于可对漏电极直接焊接，所以无需额外连接用的焊盘面积，不需要从半导体装置的中心部引出高压的布线。
由于可对漏电极141直接焊接，所以无需额外的保护元件，且能够以LDMOS的耐性进行保护。
在不大幅改变制造工艺的情况下，仅通过对N型埋入区域22R的浓度、长度、位置的调整，即可设定JFET52的饱和电压Vsat及饱和电流Isat。
虽然在上述第一及第二参考例中，将LDMOS形成为圆形，但为了实现更大电流化，还可以形成为棒状或梳齿状。
图22表示这样的构成的半导体装置的平面构成。其中，图22是表示露出到外延层12的表面的半导体区域的图，漏极引出区域14形成为梳形。
以包围漏极引出区域14及场绝缘膜24的方式，场绝缘膜18、场电极21、栅极绝缘膜19、栅电极20、基体区域15、源极区域16、基体引出区域17、源极引出区域23及元件分离区域13分别形成为环路状。
因此，例如图22的D-D线、E-E线、F-F线的剖面，以图16所示的构成进行说明。其中，是否将漏极引出区域14形成为环状、是否配置场绝缘膜24，是任意的。
根据这样的构成，可扩大形成电流(漏极-源极间电流Ids)的电路，并且能够控制大电流。
另外，在以上的说明中，将JFET52的源极区域(相对于第一参考例的N型延伸区域122)配置在基体区域15与元件分离区域13之间。但并不局限于此，也可与第一参考例相同，在基体区域15之外形成具有开口部133的环状部131。而且，将通过该开口部133与N型漏极区域121连接的N型延伸区域122沿LDMOS配置。并且，还能够在N型延伸区域122上形成源极引出区域23及源电极231。
当将LDMOS的元件构造形成为棒状时，担心电场集中于按照包围漏极的方式弯曲的部分(R部；图22中向下凸状弯曲的区域)，使LDMOS的耐压降低。另一方面，在弯曲却不包围漏极的部分(倒R部；图22中向上凸状弯曲的区域)，电场不集中。因此，由于缓解了R部的电场，所以与直线部的N型埋入区域22C、22R的杂质浓度相比，有效提高了R部的N型埋入区域22C、22R的杂质浓度，并且与倒R部的N型埋入区域22C、22R的杂质浓度相比，有效提高了直线部的N型埋入区域22C、22R的杂质浓度。
该情况下，如果单纯想要按每一个区域注入离子、改变杂质扩散的浓度，则需要根据离子注入的位置来改变注入工艺，需要追加工序，导致成本增加。
该情况下，通过研究离子注入或杂质扩散时的掩模，可进行适当的浓度设定。
例如，在形成图22所示的梳形元件构造的半导体装置100或200的埋入区域22C时，作为离子注入掩模，可使用图23A中简略表示的离子掩模41。
对于该离子掩模41而言，与图22的元件的R部对应的部分的开口OP的开口率(单位面积的开口面积)，比与直线部对应的部分(例如区域ST)的开口OP的开口率高(宽)，并且，与直线部对应的部分的开口OP的开口率，比与倒R部对应的部分的开口OP的开口率高(宽)。
因此，例如如图23B示意性所示那样，如果在P型半导体基板11上配置离子掩模41，从离子照射源42向整个面以均匀的密度照射离子束IB，则以合适的浓度将离子注入到P型半导体基板11的表面区域。被注入的离子通过之后的热处理而扩散，从而可得到适当的浓度分布的N型埋入区域22、即杂质浓度在与后续工序所形成的梳形LDMOS的弯曲部对应的部分(电场相对易于集中的部分)较高，杂质浓度在与直线部对应的部分(电场相对难以集中的部分)较低的N型埋入区域22。因此，即使不控制离子注入的剂量或能量，也可在弯曲部形成适当浓度分布的N型埋入区域22。
另外，离子掩模41不局限于离子注入，还可以作为任意的扩散方法的杂质掩模来使用。
此外，无需以一枚离子掩模41形成整体。例如还可以如图24A～图24I所示那样预先准备开口OP的图案、开口率不同的多个掩模(或注入掩模形成用的光掩模)41a～41i，例如在离子注入时，按照对弯曲部使用开口率高、对直线部使用开口率低的掩模的方式，来一边切换所使用的离子掩模一边进行离子注入。例如在图24A～图24C中，通过适当调整圆形开口OP的直径、数量、配置等，调整了开口率。另外，在图24E～图24G中，通过适当调整条状开口OP的长度、宽度、数量、配置等，调整了开口率。在图24D及图24H中，进一步调整开口OP的形状而调整了开口率。在图241中，可对浓度分布赋予梯度。
如上所述，通过调整N型埋入区域22C的浓度，可改善及变更LDMOS的耐压、Vd-Id特性等。例如从图25A所示的未发现饱和区域、元件耐压较低的状态起，通过适当设定N型埋入区域22的浓度及其分布，能够明确发现图25B所示的饱和区域，变更成元件耐压高的特性。
(实施方式)
接着，对将上述的LDMOS51与JFET52的复合元件和其他任意的半导体元件集成到一个芯片上的实施方式进行说明。
这里，如图26所示，除了LDMOS51、JFET52之外，还将具有用于流过大电流的功率LDMOS53、及用于检测流过功率LDMOS53的电流的检测LDMOS54的电路，以漏极共用的方式形成在一个芯片上。
图27中表示将图26所示的电路形成在一个芯片上时区域配置与电极配置的一例。该构成是采用了图1～3所示的构成LDMOS51及JFET52时的例子。
图27中，在区域411上形成了上述的LDMOS51和JFET52。从N型漏极区域121引出延伸区域122，在N型漏极区域121上配置了LDMOS51的栅电极20、源电极161及基体电极171。并且，在延伸区域122上配置了JFET52的源电极231。区域411的剖面G-G成为与图1的剖面的从漏电极141起右半部相同的构成。
而且，在区域412上形成检测LDMOS54，对检测LDMOS54配置了栅电极(第三栅电极)321和源电极322。在其他区域形成了功率LDMOS53，并配置了在区域411开口、以包围漏电极141的方式配置的栅电极(第二栅电极)331；和在区域411及区域412具有开口部、以包围漏电极141的方式配置的源电极322。
功率LDMOS53的栅电极331与检测LDMOS54的栅电极321形成为一体。而且，独立地构成了LDMOS51的栅电极20和功率LDMOS53的栅电极331及检测LDMOS54的栅电极321。并且，分别独立地构成了功率LDMOS53的源电极332、检测LDMOS54的源电极322、LDMOS51的源电极161及JFET52的源电极231。
其中，功率LDMOS53的基体引出区域与基体电极，以任意的大小形成在任意的位置。
功率LDMOS53的剖面H-H及检测LDMOS54的剖面I-I具有共通的构成，如图29所示，除了未设置JFET52的源极区域23、及基体区域(第一导电型的第二区域)15与元件分离区域13连接之外，与上述的LDMOS51的构成相同。
其中，功率LDMOS53用的基体区域(第一导电型的第二区域)15与检测LDMOS54用的基体区域(第一导电型的第三区域)15构成一体。而且，LDMOS51、JFET52用的基体区域15与功率LDMOS53及检测LDMOS54用的基体区域15被独立构成。另外，也可以独立构成功率LDMOS53用的基体区域15和检测LDMOS54用的基体区域15。
而且，在元件区域的中央部配置了4个元件共用的N型漏极区域121，在其中央配置有漏极引出区域14和漏电极141。
图28中表示在一个芯片上形成图26所示的电路时的区域配置和电极配置的另一示例。该构成是采用了图16及图17所示的构成作为LDMOS51及JFET52时的构成例。图28中，在区域411形成LDMOS51和JFET52，形成了LDMOS51的栅电极20、源电极161和基体电极171。而且，在基体电极171与元件分离区域13之间配置了JFET52的源电极231。区域411的剖面G-G成为与图16的剖面的从漏电极141起右半部相同的构成。
而且，在与区域411邻接的区域412形成有LDMOS54，配置了栅电极321和源电极322。在其他区域形成有功率LDMOS53，配置了在区域413开口、以包围漏电极141的方式配置的栅电极331；和在区域411及区域413具有开口部、以包围漏电极141的方式配置成C字状的源电极322。
另外，功率LDMOS53的基体引出区域与基体电极，以任意的大小形成在任意的位置。
功率LDMOS53的剖面H-H及检测LDMOS54的剖面I-I的构成，如图29所示，除了未设置JFET52的源极区域23、及基体区域(第一导电型的第二区域)15与元件分离区域13连接之外，与上述的LDMOS51为同样的构成。
另外，功率LDMOS53用的栅电极331与检测LDMOS54的栅电极321形成一体。而且，LDMOS51的栅电极20与功率LDMOS53的栅电极331及检测LDMOS54的栅电极321被独立构成。并且，功率LDMOS53的源电极332与检测LDMOS54的源电极322被独立构成。
在芯片的周缘部配置有功率LDMOS栅电极连接焊盘、功率LDMOS源电极焊盘、检测LDMOS源电极焊盘、LDMOS源电极焊盘、LDMOS栅极焊盘电极等，且分别借助未图示的布线及连接器与对应的电极连接。
其中，功率LDMOS53的基体引出区域与基体电极以任意的大小形成在任意的位置。
功率LDMOS53的剖面H-H及检测LDMOS54的剖面I-I具有共通的构成，如图29所示，除了未设置JFET52的源极区域23、及基体区域(第一导电型的第二区域)15与元件分离区域13连接之外，与上述的LDMOS51为同样的构成。
另外，功率LDMOS53用的基体区域(第一导电型的第二区域)15与检测LDMOS54用的基体区域(第一导电型的第三区域)15构成一体。
并且，LDMOS51及JFET52用的基体区域15与功率LDMOS53及检测LDMOS54用的基体区域15被独立构成。另外，也可以独立构成功率LDMOS53用的基体区域15与检测LDMOS54用的基体区域15。
而且，在元件区域的中央部配置了4个元件共用的N型漏极区域121，在N型漏极区域121的中央配置有漏极引出区域14和漏电极141。
通过这样的构成的半导体装置，例如可实现下述动作：i)由LDMOS51和JFET52构成起动电路，在起动时开始对内部电路412的电力供给，来启动内部电路412；ii)起动后的内部电路412使作为周边电路的功率LDMOS53起动，向对象电路提供大电流，进而根据作为周边电路的检测LDMOS54的输出，显示电流值，由此无需额外的分立设备。
另外，通过对所配置的电极焊盘进行调整，可设定任意元件的使用或非使用。例如，在不需要检测LDMOS54时，只要不配置检测用电极焊盘即可。而在不需要高耐压开关时，只要不配置功率LDMOS53用的电极焊盘即可。此外，还可以不组装元件本身。
在上述例子中，虽然将4个半导体元件组装到基板11上，但组装怎样的半导体元件是任意的，还可以组装4个半导体元件中的2个或3个，或者组装其他种类的元件等。
例如，还可以将JFET与功率LDMOS53复合化，将共5个元件单芯片化(集成化)。此时，例如如图30所示，使功率LDMOS53成为图1～图3所示构成，并在任意位置、例如在区域414中功率LDMOS53的环状的元件分离区域13形成开口部，引出延伸部132，在该延伸部132形成源极引出区域，配置源电极232。并且，配置JFET用的电极焊盘。
而且，例如如图31所示，使功率LDMOS53成为图16及图17所示构成，并在任意位置、例如在区域415中功率LDMOS53的基体区域(第一导电型的第二区域)15与元件分离区域13之间形成源极引出区域，配置源电极232。并且，配置JFET用的电极焊盘。
若采用这样的构成，则例如可将功率LDMOS53与JFET的复合体、LDMOS与JFET的复合体、检测LDMOS53等以漏极共用的方式组装于一个芯片，无需分立设备。
另外，由于进一步增高LDMOS53的耐压、可实现大电流驱动，所以与图22中例示的LDMOS同样，还可将漏极形成为梳齿状，并沿着梳齿状的漏极区域配置功率LDMOS53的栅极及源极。
本发明不局限于上述的实施方式，还可进行各种修改及应用。元件构造只是一例，可进行适当变更。
本申请主张基于2008年9月30日向日本提出的申请第2008-255760号、以及2009年9月25向日本提出的申请第2009-221683号的优先权，包含该申请发明的详细说明(说明书)、权利要求书、附图及发明摘要。在此参照并援引日本专利申请第2008-255760号及2009-221683号所公开的全部内容。

Claims (18)

1.一种半导体装置，其特征在于，具备：
第一复合半导体元件和第二半导体元件，其中
该第一复合半导体元件具有：
第一导电型层(11)；
形成在所述第一导电型层(11)上的第二导电型层(12)；
第一导电型元件分离区域(13)，其从所述第二导电型层(12)的表面区域到所述第一导电型层(11)，由第一导电型杂质扩散区域构成，
由所述第一导电型元件分离区域(13)和所述第一导电型层(11)包围的所述第二导电型层(12)，作为第二导电型漏极区域(121)；
形成于由所述第一导电型元件分离区域(13)包围的所述第二导电型漏极区域(121)的第一导电型第一区域(15)；
形成于该第一导电型第一区域(15)的第二导电型第一源极区域(16)；
第一栅电极(20)，其形成于位于所述第二导电型漏极区域(121)的中央部的表面区域所形成的漏极引出区域(14)与所述第二导电型第一源极区域(16)之间的所述第二导电型漏极区域(121)之上；以及
第二导电型第二源极区域(23)，其在所述第一导电型第一区域(15)与用于规定所述第二导电型漏极区域(121)的所述第一导电型元件分离区域(13)之间，形成于所述第二导电型漏极区域(121)的表面区域，
所述第二导电型的漏极区域(121)在所述第一复合半导体元件中构成公用的漏极区域，
所述第二半导体元件具有：
形成于由所述第一导电型元件分离区域(13)包围的所述第二导电型漏极区域(121)的第一导电型第二区域(15)、形成于该第一导电型第二区域(15)的第二导电型第三源极区域(16)、和形成在位于所述第二导电型漏极区域(121)与所述第二导电型第三源极区域(16)之间的第一导电型第二区域(15)上的第二栅电极(331)，
所述第二导电型漏极区域(121)构成所述第二半导体元件的漏极区域。
2.根据权利要求1所述的半导体装置，其特征在于，还具有：
形成于由所述第一导电型元件分离区域(13)包围的所述第二导电型漏极区域(121)的第一导电型第三区域(15)、形成于该第一导电型第三区域(15)的第二导电型第四源极区域(16)、和形成在位于所述漏极区域(121)与所述第四源极区域(16)之间的第一导电型第三区域(15)上且与所述第二栅电极(331)连接的第三栅电极(321)。
3.根据权利要求1所述的半导体装置，其特征在于，
所述第一导电型第二区域(15)与所述元件分离区域(13)连接。
4.根据权利要求1所述的半导体装置，其特征在于，
所述第二导电型第二源极区域(23)比所述第一导电型第一区域(15)及所述第一导电型元件分离区域(13)形成得浅。
5.根据权利要求1所述的半导体装置，其特征在于，
在所述第二导电型漏极区域(121)的中央部，形成漏极引出区域(14)，所述第一导电型第一区域(15)以包围该漏极引出区域(14)的方式形成为环路状。
6.根据权利要求1所述的半导体装置，其特征在于，
在所述第一导电型层(11)的表面区域，形成有可调整杂质浓度的第二导电型第一区域(22)。
7.根据权利要求6所述的半导体装置，其特征在于，
所述第二导电型第一区域(22)由形成在所述第二导电型漏极区域(121)的正下方的圆盘状区域(22C)和形成在第一导电型第一区域(15)的下方的环状区域(22R)构成。
8.根据权利要求7所述的半导体装置，其特征在于，
所述圆盘状区域(22C)及所述环状区域(22R)分别由R部、倒R部及直线部构成，使所述R部的杂质浓度高于所述直线部的杂质浓度，且所述直线部的杂质浓度高于所述倒R部的杂质浓度。
9.根据权利要求8所述的半导体装置，其特征在于，
所述圆盘状区域(22C)及所述环状区域(22R)使用可设定开口率的离子掩模并通过离子注入而形成，所述圆盘状区域(22C)及环状区域(22R)的与R部对应的部分的开口率比与直线部对应的部分的开口率高，且与直线部对应的部分的开口率比与倒R部对应的部分的开口率高。
10.根据权利要求6所述的半导体装置，其特征在于，
所述第二导电型第一区域(22)使用可设定开口率的离子掩模并通过离子注入而形成。
11.根据权利要求6所述的半导体装置，其特征在于，
所述第一导电型元件分离区域(13)以包围所述第二导电型第一区域(22)及所述第一导电型第一区域(15)的方式形成为环路状。
12.根据权利要求11所述的半导体装置，其特征在于，
所述第二导电型第二源极区域(23)在所述第一导电型第一区域(15)与所述第一导电型元件分离区域(13)之间形成为环路状。
13.根据权利要求11所述的半导体装置，其特征在于，
所述第二导电型第二源极区域(23)在所述第一导电型第一区域(15)与所述第一导电型元件分离区域(13)之间，在周方向的一部分形成有一个或多个。
14.一种半导体装置，其特征在于，具备：
第一复合半导体元件和第二半导体元件，其中
该第一复合半导体元件具有：
第一导电型层(11)；
形成在所述第一导电型层(11)上的第二导电型层(12)；
第一导电型元件分离区域(13)，其从所述第二导电型层(12)的表面区域到所述第一导电型层(11)，由第一导电型杂质扩散区域构成，
由所述第一导电型元件分离区域(13)和所述第一导电型层(11)包围的所述第二导电型层(12)，作为第二导电型漏极区域(121)；
形成于由所述第一导电型元件分离区域(13)包围的所述第二导电型漏极区域(121)的第一导电型第一区域(15)；
形成于该第一导电型第一区域(15)的第二导电型第一源极区域(16)；
第一栅电极(20)，其形成于位于所述第二导电型漏极区域(121)的中央部的表面区域所形成的漏极引出区域(14)与所述第二导电型第一源极区域(16)之间的所述第二导电型漏极区域(121)之上，
所述第二半导体元件具有：
形成于由所述第一导电型元件分离区域(13)包围的所述第二导电型漏极区域(121)的第一导电型第二区域(15)、形成于该第一导电型第二区域(15)的第二导电型第三源极区域(16)、和形成在位于所述第二导电型漏极区域(121)与所述第二导电型第三源极区域(16)之间的第一导电型第二区域(15)上的第二栅电极(331)，
所述第二导电型的漏极区域(121)在所述第一复合半导体元件和所述第二半导体元件中构成公用的漏极区域，
所述第一导电型元件分离区域(13)具有：在一部分形成开口部(133)且规定所述第二导电型漏极区域(121)的环路状部(131)；和对通过所述开口部(133)与所述第二导电型漏极区域(121)连接的第二导电型延伸区域(122)进行规定的部分(132)，对所述第二导电型延伸区域(122)进行规定的部分(132)形成为圆弧状，所述第二导电型延伸区域(122)在所述环路状部(131)与规定所述第二导电型延伸区域(122)的部分(132)之间形成为圆弧状，
还具有：第二导电型第二源极区域(23)，该第二导电型第二源极区域(23)形成在所述第二导电型延伸区域(122)。
15.根据权利要求14所述的半导体装置，其特征在于，
所述开口部(133)设置在所述第一导电型元件分离区域(13)的所述环路状部(131)的一部分。
16.根据权利要求14所述的半导体装置，其特征在于，
在所述开口部(133)上形成栅极绝缘膜(35)，在该栅极绝缘膜(35)上配置栅电极(36)，能够设定或调整对该栅电极(36)施加的栅极电压。
17.根据权利要求14所述的半导体装置，其特征在于，
在所述开口部(133)内的所述第一导电型层(11)与所述第二导电型层(12)之间，形成了杂质浓度比所述开口部(133)内的所述第二导电型层(12)高的第二导电型第二区域(37)。
18.根据权利要求17所述的半导体装置，其特征在于，
所述第二导电型第二区域(37)使用可设定开口率的离子掩模并通过离子注入而形成。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102403310A (zh) * 2010-09-13 2012-04-04 登丰微电子股份有限公司 金属氧化物半导体场效晶体管布局及结构
JP5703829B2 (ja) * 2011-02-24 2015-04-22 サンケン電気株式会社 半導体装置
US9177953B2 (en) * 2013-10-31 2015-11-03 Taiwan Semiconductor Manufacturing Company Limited Circular semiconductor device with electrostatic discharge (ESD) device and functional device
US9859399B2 (en) 2013-11-05 2018-01-02 Vanguard International Semiconductor Corporation Lateral diffused semiconductor device with ring field plate
JP6233012B2 (ja) * 2013-12-26 2017-11-22 サンケン電気株式会社 半導体装置
JP6459416B2 (ja) * 2014-11-12 2019-01-30 富士電機株式会社 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09266256A (ja) * 1996-03-28 1997-10-07 Yokogawa Electric Corp 高耐圧ｍｏｓトランジスタ及びスイッチング電源装置
JPH1041499A (ja) * 1996-07-18 1998-02-13 Yokogawa Electric Corp 高耐圧ｄｍｏｓ ｆｅｔ
JPH11340454A (ja) * 1998-05-28 1999-12-10 Matsushita Electron Corp 半導体装置およびその製造方法
WO2002061845A1 (en) * 2001-02-01 2002-08-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
JP2003197629A (ja) * 2001-12-21 2003-07-11 Sharp Corp 半導体装置及びその製造方法
JP4731816B2 (ja) * 2004-01-26 2011-07-27 三菱電機株式会社 半導体装置
JP4620437B2 (ja) * 2004-12-02 2011-01-26 三菱電機株式会社 半導体装置
JP5070693B2 (ja) * 2005-11-11 2012-11-14 サンケン電気株式会社 半導体装置

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