JPH09266256A - 高耐圧ｍｏｓトランジスタ及びスイッチング電源装置 - Google Patents
高耐圧ｍｏｓトランジスタ及びスイッチング電源装置Info
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- JPH09266256A JPH09266256A JP8073506A JP7350696A JPH09266256A JP H09266256 A JPH09266256 A JP H09266256A JP 8073506 A JP8073506 A JP 8073506A JP 7350696 A JP7350696 A JP 7350696A JP H09266256 A JPH09266256 A JP H09266256A
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Abstract
(57)【要約】
【課題】 スイッチング電源制御回路へ電力を供給する
ため従来必要としていた高耐圧で高電力の抵抗を用いず
に、最初の電源投入時に必要な起動用の低電圧のバイア
ス電圧を内部で生成するための高耐圧ＭＯＳトランジス
タを実現する。 【解決手段】 第１導電型の半導体基板の表面に高耐圧
Ｊ−ＦＥＴと高耐圧ＭＯＳ−ＦＥＴを形成する。この高
耐圧Ｊ−ＦＥＴを構成する半導体の不純物濃度を制御し
て任意の低電圧（ピンチオフ電圧）を出力する高耐圧Ｊ
−ＦＥＴを作る。この出力した低電圧により駆動された
電源制御回路（ＰＷＭ回路等）により高圧回路に挿入さ
れた高耐圧ＭＯＳ−ＦＥＴのスイッチング動作をさせ
る。
ため従来必要としていた高耐圧で高電力の抵抗を用いず
に、最初の電源投入時に必要な起動用の低電圧のバイア
ス電圧を内部で生成するための高耐圧ＭＯＳトランジス
タを実現する。 【解決手段】 第１導電型の半導体基板の表面に高耐圧
Ｊ−ＦＥＴと高耐圧ＭＯＳ−ＦＥＴを形成する。この高
耐圧Ｊ−ＦＥＴを構成する半導体の不純物濃度を制御し
て任意の低電圧（ピンチオフ電圧）を出力する高耐圧Ｊ
−ＦＥＴを作る。この出力した低電圧により駆動された
電源制御回路（ＰＷＭ回路等）により高圧回路に挿入さ
れた高耐圧ＭＯＳ−ＦＥＴのスイッチング動作をさせ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、同一基板上におい
て低電圧制御素子と容易に組み合わせることができる高
耐圧ＭＯＳトランジスタに関するものである。
て低電圧制御素子と容易に組み合わせることができる高
耐圧ＭＯＳトランジスタに関するものである。
【０００２】
【従来の技術】図４は従来の高耐圧ＭＯＳトランジスタ
の一例を示す断面図である。このトランジスタはＰ型半
導体基板１の表面に形成されたＮ型半導体層２と、Ｐ型
半導体基板１内に形成されたＰ型半導体層３と、このＰ
型半導体層３内に形成されたＮ型ソース層４ａと、前記
Ｐ型半導体層３及びＮ型ソース層４ａに接続されたソー
ス電極６と、Ｎ型ソース層４ａから前記Ｎ型半導体層２
にわたって絶縁ゲート膜９を介して形成されたゲート電
極５と、前記Ｎ型半導体層２内でＰ型半導体層３とは離
隔して形成されたＮ型半導体のドレイン層４ｂと、これ
に接続されたドレイン電極７とから構成されている。ソ
ース電極６を負電圧にゲート電極５が正電圧になった場
合に、ゲート電極５と絶縁物を挟んで向き合ったＰ型層
３の一部がＮ型層に反転するので、ここを通してドレイ
ン電極７とソース電極６の間に電流を流すことができ
る。図５は上記の高耐圧ＭＯＳトランジスタを用いたス
イッチング電源装置の回路図である。以下に説明する電
源制御回路への電力の供給方法については特開平６−１
６５４８５ 電源装置に記載されている。
の一例を示す断面図である。このトランジスタはＰ型半
導体基板１の表面に形成されたＮ型半導体層２と、Ｐ型
半導体基板１内に形成されたＰ型半導体層３と、このＰ
型半導体層３内に形成されたＮ型ソース層４ａと、前記
Ｐ型半導体層３及びＮ型ソース層４ａに接続されたソー
ス電極６と、Ｎ型ソース層４ａから前記Ｎ型半導体層２
にわたって絶縁ゲート膜９を介して形成されたゲート電
極５と、前記Ｎ型半導体層２内でＰ型半導体層３とは離
隔して形成されたＮ型半導体のドレイン層４ｂと、これ
に接続されたドレイン電極７とから構成されている。ソ
ース電極６を負電圧にゲート電極５が正電圧になった場
合に、ゲート電極５と絶縁物を挟んで向き合ったＰ型層
３の一部がＮ型層に反転するので、ここを通してドレイ
ン電極７とソース電極６の間に電流を流すことができ
る。図５は上記の高耐圧ＭＯＳトランジスタを用いたス
イッチング電源装置の回路図である。以下に説明する電
源制御回路への電力の供給方法については特開平６−１
６５４８５ 電源装置に記載されている。
【０００３】交流電源ｅが供給されダイオードブリッジ
１２及びフイルタコンデサ２４から構成される直流電圧
源１１と、変圧器１４の一次巻線１６と、主電流を開閉
するスイッチング素子１５（図４の電極６、７）とを直
列に接続し、スイッチング素子１５を繰り返し開閉する
ことにより変圧器１４の二次巻線１８及び２０から負荷
電力と自己の電源制御回路２２へ電力を供給するように
構成されている。 ここで、２５〜２７はフイルタコン
デンサ、２８と３０はダイオード、３１は所定の電圧Ｖ
biasが得られるようにスイッチング素子１５の開閉を制
御するパルス幅変調等を利用した電圧制御回路である。
３２は電源制御回路２２へ電力を供給する高耐圧で高電
力の抵抗である。通常は電源制御回路２２を動作させる
直流電圧は変圧器１４の二次巻線２０、コンデンサ２７
及びダイオード３０により作りだされ供給される（Ｖ
bias）。しかし、交流電源ｅの投入時は、電源制御回路
２２がスイッチング動作をしていないため二次巻線２０
への電圧の誘起がなく電源制御回路２２は無電源の状態
である。従って、スイッチングを開始させるために直流
電流源１１から抵抗３２を通して、電源制御回路２２を
起動させるのに丁度足りるような電流を供給する。通
常、直流電流源１１の電圧は高いので、電源制御回路２
２に必要とされる低電圧まで低下する過程でかなりの量
の電力が消費される。そのため抵抗３２は高耐圧で高電
力型のものが必要になる。特に電源電圧ｅの範囲が、例
えば、汎用的な電圧である交流８０〜２７５ボルトのよ
うに広い場合は設計が複雑になる。
１２及びフイルタコンデサ２４から構成される直流電圧
源１１と、変圧器１４の一次巻線１６と、主電流を開閉
するスイッチング素子１５（図４の電極６、７）とを直
列に接続し、スイッチング素子１５を繰り返し開閉する
ことにより変圧器１４の二次巻線１８及び２０から負荷
電力と自己の電源制御回路２２へ電力を供給するように
構成されている。 ここで、２５〜２７はフイルタコン
デンサ、２８と３０はダイオード、３１は所定の電圧Ｖ
biasが得られるようにスイッチング素子１５の開閉を制
御するパルス幅変調等を利用した電圧制御回路である。
３２は電源制御回路２２へ電力を供給する高耐圧で高電
力の抵抗である。通常は電源制御回路２２を動作させる
直流電圧は変圧器１４の二次巻線２０、コンデンサ２７
及びダイオード３０により作りだされ供給される（Ｖ
bias）。しかし、交流電源ｅの投入時は、電源制御回路
２２がスイッチング動作をしていないため二次巻線２０
への電圧の誘起がなく電源制御回路２２は無電源の状態
である。従って、スイッチングを開始させるために直流
電流源１１から抵抗３２を通して、電源制御回路２２を
起動させるのに丁度足りるような電流を供給する。通
常、直流電流源１１の電圧は高いので、電源制御回路２
２に必要とされる低電圧まで低下する過程でかなりの量
の電力が消費される。そのため抵抗３２は高耐圧で高電
力型のものが必要になる。特に電源電圧ｅの範囲が、例
えば、汎用的な電圧である交流８０〜２７５ボルトのよ
うに広い場合は設計が複雑になる。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
の例のように電源制御回路へ電力を供給するための高耐
圧で高電力形の抵抗を用いずに、交流電源ｅの投入時に
必要な起動用のバイアス電圧を内部で生成するための高
耐圧ＭＯＳトランジスタを実現することにある。
の例のように電源制御回路へ電力を供給するための高耐
圧で高電力形の抵抗を用いずに、交流電源ｅの投入時に
必要な起動用のバイアス電圧を内部で生成するための高
耐圧ＭＯＳトランジスタを実現することにある。
【０００５】
（１）起動用のバイアス電圧を内部で生成するための高
耐圧ＭＯＳトランジスタは、第１導電型の半導体基板
（１）の表面に形成された第２導電型半導体層（２）
と、この第２導電型半導体層（２）内に形成された第１
導電型半導体層（３）と、この第１導電型半導体層
（３）内に形成された第２導電型ソース層（４ａ）と、
この第２導電型ソース層（４ａ）から前記第２導電型半
導体層（２）にわたって絶縁ゲート膜（９）を介して形
成されたゲート電極（５）と、前記第２導電型半導体層
（２）内で第１導電型半導体層（３）とは離隔して形成
された第２導電型の第１ドレイン層（４ｂ）と、これに
接続された第１ドレイン電極（７）と、前記第２導電型
半導体層（２）内に前記第１導電型半導体層（３）を挟
んで前記第１ドレイン層（４ｂ）の反対側に前記第１導
電型半導体層（３）と離隔して形成された第２導電型の
第２ドレイン層（４ｃ）と、これに接続された第２ドレ
イン電極（８）と、前記第１導電型半導体層（３）及び
ソース層（４ａ）に接続されたソース電極（６）とを有
する。 （２）上記のトランジスタを用いたスイッチング電源装
置を、直流電流源と、変圧器の一次巻線と、主電流を繰
り返し開閉するスイッチング素子とを直列に接続し、前
記変圧器の二次巻線から負荷電力と自己の電源制御回路
へ電力を供給するように構成したスイッチング電源装置
において、前記主電流のスイッチング素子を請求項１記
載の高耐圧ＭＯＳトランジスタの第１ドレイン電極
（７）と同ソース電極（６）間で構成したスイッチング
素子に置き替え、前記高耐圧ＭＯＳトランジスタの第２
ドレイン電極（８）と前記電源制御回路の起動回路とを
接続して、前記電源制御回路を構成する低電圧の電圧制
御回路と高電圧のスイッチング素子とを同一基板上に構
成する。
耐圧ＭＯＳトランジスタは、第１導電型の半導体基板
（１）の表面に形成された第２導電型半導体層（２）
と、この第２導電型半導体層（２）内に形成された第１
導電型半導体層（３）と、この第１導電型半導体層
（３）内に形成された第２導電型ソース層（４ａ）と、
この第２導電型ソース層（４ａ）から前記第２導電型半
導体層（２）にわたって絶縁ゲート膜（９）を介して形
成されたゲート電極（５）と、前記第２導電型半導体層
（２）内で第１導電型半導体層（３）とは離隔して形成
された第２導電型の第１ドレイン層（４ｂ）と、これに
接続された第１ドレイン電極（７）と、前記第２導電型
半導体層（２）内に前記第１導電型半導体層（３）を挟
んで前記第１ドレイン層（４ｂ）の反対側に前記第１導
電型半導体層（３）と離隔して形成された第２導電型の
第２ドレイン層（４ｃ）と、これに接続された第２ドレ
イン電極（８）と、前記第１導電型半導体層（３）及び
ソース層（４ａ）に接続されたソース電極（６）とを有
する。 （２）上記のトランジスタを用いたスイッチング電源装
置を、直流電流源と、変圧器の一次巻線と、主電流を繰
り返し開閉するスイッチング素子とを直列に接続し、前
記変圧器の二次巻線から負荷電力と自己の電源制御回路
へ電力を供給するように構成したスイッチング電源装置
において、前記主電流のスイッチング素子を請求項１記
載の高耐圧ＭＯＳトランジスタの第１ドレイン電極
（７）と同ソース電極（６）間で構成したスイッチング
素子に置き替え、前記高耐圧ＭＯＳトランジスタの第２
ドレイン電極（８）と前記電源制御回路の起動回路とを
接続して、前記電源制御回路を構成する低電圧の電圧制
御回路と高電圧のスイッチング素子とを同一基板上に構
成する。
【０００６】
【発明の実施の形態】図１は本発明の一実施形態を示す
高耐圧ＭＯＳトランジスタの断面図である。１はＰ型の
半導体基板、２はＰ型の半導体基板１の表面に形成され
たＮ型半導体層、３はＮ型半導体層２内に形成されたＰ
型半導体層、４ａはこのＰ型半導体層３内に形成された
高濃度Ｎ型半導体のソース層、５はソース層４ａからＮ
型半導体層２にわたって絶縁ゲート膜９を介して形成さ
れたゲート電極、４ｂはＮ型半導体層２内でＰ型半導体
層３とは離隔して形成された高濃度Ｎ型半導体の第１ド
レイン層、７はこのドレイン層４ｂに接続された第１ド
レイン電極、４ｃはＮ型半導体層２内に前記Ｐ型半導体
層３を挟んで第１ドレイン層４ｂの反対側にＰ型半導体
層３と離隔して形成された高濃度Ｎ型半導体の第２ドレ
イン層、８は第２ドレイン層４ｃに接続された第２ドレ
イン電極、６はＰ型半導体層３及びソース層４ａに接続
されたソース電極である。なお、これらは従来の技術に
より製造することができる。
高耐圧ＭＯＳトランジスタの断面図である。１はＰ型の
半導体基板、２はＰ型の半導体基板１の表面に形成され
たＮ型半導体層、３はＮ型半導体層２内に形成されたＰ
型半導体層、４ａはこのＰ型半導体層３内に形成された
高濃度Ｎ型半導体のソース層、５はソース層４ａからＮ
型半導体層２にわたって絶縁ゲート膜９を介して形成さ
れたゲート電極、４ｂはＮ型半導体層２内でＰ型半導体
層３とは離隔して形成された高濃度Ｎ型半導体の第１ド
レイン層、７はこのドレイン層４ｂに接続された第１ド
レイン電極、４ｃはＮ型半導体層２内に前記Ｐ型半導体
層３を挟んで第１ドレイン層４ｂの反対側にＰ型半導体
層３と離隔して形成された高濃度Ｎ型半導体の第２ドレ
イン層、８は第２ドレイン層４ｃに接続された第２ドレ
イン電極、６はＰ型半導体層３及びソース層４ａに接続
されたソース電極である。なお、これらは従来の技術に
より製造することができる。
【０００７】この高耐圧ＭＯＳトランジスタは高耐圧Ｍ
ＯＳ−ＦＥＴと高耐圧接合型ＦＥＴ（以下高耐圧Ｊ−Ｆ
ＥＴと言う。）を組み合わせた構造である。以下にその
動作を説明する。高耐圧ＭＯＳ−ＦＥＴ部は第１ドレン
７、多結晶シリコンゲート電極５及びソース電極６によ
り構成されている。ソース電極６を負にゲート電極５を
正にした電圧を印加すると、ゲート電極５と絶縁物を挟
んで向き合った部分のＰ型半導体層３の一部がＮ型層に
反転するので、ここを通してドレイン電極７とソース電
極６の間に電流を流すことができる。即ち、電界効果に
よりゲート電極５の電圧によりドレイン電極７とソース
電極６との間の電流を制御することができる。一方、高
耐圧Ｊ−ＦＥＴ部は、第１ドレン電極７と、Ｐ型半導体
層３に接続されゲート電極として働くソース電極６と、
第２ドレイン電極８とにより構成されている。この高耐
圧Ｊ−ＦＥＴは、第１ドレン電極７の電位が上昇し、Ｐ
型半導体層３から広がる空乏層がＰ型シリコン基板１ま
で達したとき電流通路が遮断されオフとなる。このとき
の第１ドレン電極７の電圧をピンチオフ電圧と言い、Ｎ
型半導体層２またはＰ型半導体層３の不純物濃度により
任意に制御することができる。このピンチオフ電圧を、
例えば１０ボルト程度に低くすることにより、高電圧回
路を低電圧回路へ直接接続することを可能にする。
ＯＳ−ＦＥＴと高耐圧接合型ＦＥＴ（以下高耐圧Ｊ−Ｆ
ＥＴと言う。）を組み合わせた構造である。以下にその
動作を説明する。高耐圧ＭＯＳ−ＦＥＴ部は第１ドレン
７、多結晶シリコンゲート電極５及びソース電極６によ
り構成されている。ソース電極６を負にゲート電極５を
正にした電圧を印加すると、ゲート電極５と絶縁物を挟
んで向き合った部分のＰ型半導体層３の一部がＮ型層に
反転するので、ここを通してドレイン電極７とソース電
極６の間に電流を流すことができる。即ち、電界効果に
よりゲート電極５の電圧によりドレイン電極７とソース
電極６との間の電流を制御することができる。一方、高
耐圧Ｊ−ＦＥＴ部は、第１ドレン電極７と、Ｐ型半導体
層３に接続されゲート電極として働くソース電極６と、
第２ドレイン電極８とにより構成されている。この高耐
圧Ｊ−ＦＥＴは、第１ドレン電極７の電位が上昇し、Ｐ
型半導体層３から広がる空乏層がＰ型シリコン基板１ま
で達したとき電流通路が遮断されオフとなる。このとき
の第１ドレン電極７の電圧をピンチオフ電圧と言い、Ｎ
型半導体層２またはＰ型半導体層３の不純物濃度により
任意に制御することができる。このピンチオフ電圧を、
例えば１０ボルト程度に低くすることにより、高電圧回
路を低電圧回路へ直接接続することを可能にする。
【０００８】図２は図１で説明した高耐圧ＭＯＳトラン
ジスタの等価回路である。端子番号５〜８は図１の電極
番号５〜８に対応する。
ジスタの等価回路である。端子番号５〜８は図１の電極
番号５〜８に対応する。
【０００９】図３は図１で説明した高耐圧ＭＯＳトラン
ジスタを用いたスイッチング電源装置の回路図である。
交流電源ｅが供給されるダイオードブリッジ７２及びフ
イルタコンデサ８１から構成される直流電圧源８０と、
変圧器７４の一次巻線７６と、主電流を開閉するスイッ
チング素子８８（上記高耐圧ＭＯＳトランジスタの電極
６、７）とを直列に接続し、スイッチング素子８８を繰
り返し開閉することにより変圧器７４の二次巻線７８及
び７９から負荷電力と自己の電源制御回路８２へ電力を
供給するように構成されている。ここで、１０５と１０
６はダイオード、１０８〜１１０はフイルタコンデン
サ、８２はの主電流を開閉するための電源制御回路であ
る。８３は起動時に電源制御回路８２へ電流を供給し、
定常状態では遮断する起動回路である。８４は図１で説
明した高耐圧ＭＯＳトランジスタである。８５は電源制
御回路８２の中にあって負荷側に所定の電圧（Ｖbiasを
含む）が得られるようにスイッチング素子８８の開閉を
制御するパルス幅変調等を利用した電圧制御回路であ
る。この電圧制御回路８５は低電圧回路であり、高電圧
を印加できない。そのためスイッチング素子８６(上記
高耐圧ＭＯＳトランジスタ８４の電極７、８）と例えば
抵抗で構成された起動回路８３を通して低電圧を供給す
る。次にこのスイッチング電源装置の動作を説明する。
ジスタを用いたスイッチング電源装置の回路図である。
交流電源ｅが供給されるダイオードブリッジ７２及びフ
イルタコンデサ８１から構成される直流電圧源８０と、
変圧器７４の一次巻線７６と、主電流を開閉するスイッ
チング素子８８（上記高耐圧ＭＯＳトランジスタの電極
６、７）とを直列に接続し、スイッチング素子８８を繰
り返し開閉することにより変圧器７４の二次巻線７８及
び７９から負荷電力と自己の電源制御回路８２へ電力を
供給するように構成されている。ここで、１０５と１０
６はダイオード、１０８〜１１０はフイルタコンデン
サ、８２はの主電流を開閉するための電源制御回路であ
る。８３は起動時に電源制御回路８２へ電流を供給し、
定常状態では遮断する起動回路である。８４は図１で説
明した高耐圧ＭＯＳトランジスタである。８５は電源制
御回路８２の中にあって負荷側に所定の電圧（Ｖbiasを
含む）が得られるようにスイッチング素子８８の開閉を
制御するパルス幅変調等を利用した電圧制御回路であ
る。この電圧制御回路８５は低電圧回路であり、高電圧
を印加できない。そのためスイッチング素子８６(上記
高耐圧ＭＯＳトランジスタ８４の電極７、８）と例えば
抵抗で構成された起動回路８３を通して低電圧を供給す
る。次にこのスイッチング電源装置の動作を説明する。
【００１０】通常は電源制御回路８２を動作させる直流
電圧は変圧器７４の二次巻線７９、ダイオード１０６及
びコンデンサ１０８により作りだされ供給される（Ｖ
bias）。しかし、交流電源ｅの投入の初期には、電源制
御回路８２がスイッチング動作をしていないため二次巻
線７９への電圧の誘起がなく電源制御回路８２は無電源
の状態である。交流電源ｅが投入されると、直流電圧源
８０で発生し、変圧器７４の一次巻線７６を出た直流電
流の一部をスイッチング素子８６（上記高耐圧ＭＯＳト
ランジスタのＪ−ＦＥＴ部の電極７、８）を通して起動
回路８３とコンデンサ１１０を介して電流を流し端子１
１２に電圧を発生させ電源制御回路８２を起動させる。
するとスイッチング素子８８は開閉動作を繰り返すの
で、変圧器７４の二次巻線７９に電圧が誘起しダイオー
ド１０６を経てＶias端子１１２から電流が供給され電
源制御回路８２は定常の動作状態になる。
電圧は変圧器７４の二次巻線７９、ダイオード１０６及
びコンデンサ１０８により作りだされ供給される（Ｖ
bias）。しかし、交流電源ｅの投入の初期には、電源制
御回路８２がスイッチング動作をしていないため二次巻
線７９への電圧の誘起がなく電源制御回路８２は無電源
の状態である。交流電源ｅが投入されると、直流電圧源
８０で発生し、変圧器７４の一次巻線７６を出た直流電
流の一部をスイッチング素子８６（上記高耐圧ＭＯＳト
ランジスタのＪ−ＦＥＴ部の電極７、８）を通して起動
回路８３とコンデンサ１１０を介して電流を流し端子１
１２に電圧を発生させ電源制御回路８２を起動させる。
するとスイッチング素子８８は開閉動作を繰り返すの
で、変圧器７４の二次巻線７９に電圧が誘起しダイオー
ド１０６を経てＶias端子１１２から電流が供給され電
源制御回路８２は定常の動作状態になる。
【００１１】
（１）本発明の高耐圧ＭＯＳトランジスタを電源制御回
路に用いると、電源投入時に必要な起動用の低圧のバイ
アス電圧を内部で生成できるので、電力供給用の高耐圧
で高電力の抵抗を不要にする所期の効果を得ることがで
きた。 （２）第１ドレイン電極に高電圧が印加されても、第２
ドレイン電極に現れる電圧（ピンチオフ電圧）をＮ型半
導体層２またはＰ型半導体層３の不純物濃度により任意
に制御することができる。従ってこのピンチオフ電圧
を、１０ボルト程度に低くすることにより高電圧回路を
低電圧回路の素子に直接接続することを可能にした。 （３）そのため、同一基板上において低電圧のＣＭＯＳ
回路と本発明の高耐圧ＭＯＳトランジスタを組み合わせ
て、高電圧で動作させるスイッチング電源制御回路の製
作が可能になった。 （４）本発明の高耐圧ＭＯＳトランジスタは、電圧を制
限する高耐圧Ｊ−ＦＥＴと電流のスイッチングを行う高
耐圧ＭＯＳ−ＦＥＴを同一基板の上に構成して回路の小
型化、配線の簡素化を可能にした。
路に用いると、電源投入時に必要な起動用の低圧のバイ
アス電圧を内部で生成できるので、電力供給用の高耐圧
で高電力の抵抗を不要にする所期の効果を得ることがで
きた。 （２）第１ドレイン電極に高電圧が印加されても、第２
ドレイン電極に現れる電圧（ピンチオフ電圧）をＮ型半
導体層２またはＰ型半導体層３の不純物濃度により任意
に制御することができる。従ってこのピンチオフ電圧
を、１０ボルト程度に低くすることにより高電圧回路を
低電圧回路の素子に直接接続することを可能にした。 （３）そのため、同一基板上において低電圧のＣＭＯＳ
回路と本発明の高耐圧ＭＯＳトランジスタを組み合わせ
て、高電圧で動作させるスイッチング電源制御回路の製
作が可能になった。 （４）本発明の高耐圧ＭＯＳトランジスタは、電圧を制
限する高耐圧Ｊ−ＦＥＴと電流のスイッチングを行う高
耐圧ＭＯＳ−ＦＥＴを同一基板の上に構成して回路の小
型化、配線の簡素化を可能にした。
【図１】本発明の高耐圧ＭＯＳトランジスタの断面図で
ある。
ある。
【図２】本発明の高耐圧ＭＯＳトランジスタの等価回路
である。
である。
【図３】本発明の高耐圧ＭＯＳトランジスタを用いたス
イッチング電源装置の回路図である。
イッチング電源装置の回路図である。
【図４】従来の高耐圧ＭＯＳトランジスタの断面図であ
る。
る。
【図５】従来の高耐圧ＭＯＳトランジスタを用いたスイ
ッチング電源装置の回路図である。
ッチング電源装置の回路図である。
１ Ｐ型シリコン基板 ２ Ｎ型半導体層 ３ Ｐ型半導体層 ４ａ ソース層 ４ｂ 第１ドレイン層 ４ｃ 第２ドレイン層 ５ 多結晶シリコンゲート電極 ６ ソース電極 ７ 第１ドレイン電極 ８ 第２ドレイン電極 ９ 絶縁膜 １１ 直流電圧源 １２ ダイオードブリッジ回路 １４ 変圧器 １５ スイッチング素子 １６ １次巻線 １８、２０ ２次巻線 ２２ 電源制御回路 ２４〜２７ フイルタコンデンサ ２８、３０ ダイオード ３１ 電圧制御回路 ７２ ダイオードブリッジ回路 ７４ 変圧器 ７６ １次巻線 ７８、７９ ２次巻線 ８０ 直流電圧源 ８１ フイルタコンデンサ ８２ 電源制御回路 ８３ 起動回路 ８４ 高耐圧ＭＯＳトランジスタ ８５ 電圧制御回路 ８６ 高耐圧Ｊ−ＦＥＴ ８８ 高耐圧ＭＯＳ−ＦＥＴ １０５〜１０６ ダイオード １０８〜１１０ コンデンサ １１２ Ｖbias電圧の接続点
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/095
Claims (4)
- 【請求項１】第１導電型の半導体基板（１）の表面に形
成された第２導電型の半導体層（２）と、この第２導電
型の半導体層（２）内に形成された第１導電型の半導体
層（３）と、この第１導電型の半導体層（３）内に形成
された第２導電型のソース層（４ａ）と、この第２導電
型のソース層（４ａ）から前記第２導電型の半導体層
（２）にわたって絶縁ゲート膜（９）を介して形成され
たゲート電極（５）と、前記第２導電型の半導体層
（２）内で第１導電型の半導体層（３）とは離隔して形
成された第２導電型の第１ドレイン層（４ｂ）と、これ
に接続された第１ドレイン電極（７）と、前記第２導電
型の半導体層（２）内に前記第１導電型の半導体層
（３）を挟んで前記第１ドレイン層（４ｂ）の反対側に
前記第１導電型の半導体層（３）と離隔して形成された
第２導電型の第２ドレイン層（４ｃ）と、これに接続さ
れた第２ドレイン電極（８）と、前記第１導電型の半導
体層（３）及びソース層（４ａ）に接続されたソース電
極（６）とを有することを特徴とする高耐圧ＭＯＳトラ
ンジスタ。 - 【請求項２】前記ゲート電極（５）には前記第１導電型
の半導体基板（１）及び前記第２導電型の半導体層
（２）に対して逆バイアス電圧を印加して、電界効果に
より前記ゲート電極（５）に対向する半導体層（３）を
通過する電流を制御することを特徴とする請求項１記載
の高耐圧ＭＯＳトランジスタ。 - 【請求項３】前記第１ドレイン電極（７）に高電圧が印
加されると、電界効果により第２ドレイン電極（８）へ
の電流経路が遮断されることを特徴とする請求項１記載
の高耐圧ＭＯＳトランジスタ。 - 【請求項４】直流電流源と、変圧器の一次巻線と、主電
流を繰り返し開閉するスイッチング素子とを直列に接続
し、前記変圧器の二次巻線から負荷電力と自己の電源制
御回路へ電力を供給するように構成したスイッチング電
源装置において、前記主電流のスイッチング素子を請求
項１記載の高耐圧ＭＯＳトランジスタの第１ドレイン電
極（７）と同ソース電極（６）間で構成したスイッチン
グ素子に置き替え、前記高耐圧ＭＯＳトランジスタの第
２ドレイン電極（８）と前記電源制御回路の起動回路と
を接続したことにより、前記電源制御回路を構成する低
電圧の電圧制御回路と高電圧のスイッチング素子とを同
一基板上で構成したことを特徴とするスイッチング電源
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073506A JPH09266256A (ja) | 1996-03-28 | 1996-03-28 | 高耐圧ｍｏｓトランジスタ及びスイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073506A JPH09266256A (ja) | 1996-03-28 | 1996-03-28 | 高耐圧ｍｏｓトランジスタ及びスイッチング電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09266256A true JPH09266256A (ja) | 1997-10-07 |
Family
ID=13520213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8073506A Pending JPH09266256A (ja) | 1996-03-28 | 1996-03-28 | 高耐圧ｍｏｓトランジスタ及びスイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09266256A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010087307A (ja) * | 2008-09-30 | 2010-04-15 | Sanken Electric Co Ltd | 半導体装置 |
| JP2010109344A (ja) * | 2008-09-30 | 2010-05-13 | Sanken Electric Co Ltd | 半導体装置 |
| JP2010109343A (ja) * | 2008-09-30 | 2010-05-13 | Sanken Electric Co Ltd | 半導体装置 |
| US8017996B2 (en) | 2008-04-15 | 2011-09-13 | Panasonic Corporation | Semiconductor device, and energy transmission device using the same |
| US8274802B2 (en) | 2008-10-02 | 2012-09-25 | Panasonic Corporation | Energy transmission device and semiconductor device for energy transmission control |
| CN108110888A (zh) * | 2017-11-20 | 2018-06-01 | 上海裕达实业有限公司 | 快速切换电源电路及其切换方法 |
-
1996
- 1996-03-28 JP JP8073506A patent/JPH09266256A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8017996B2 (en) | 2008-04-15 | 2011-09-13 | Panasonic Corporation | Semiconductor device, and energy transmission device using the same |
| JP2010087307A (ja) * | 2008-09-30 | 2010-04-15 | Sanken Electric Co Ltd | 半導体装置 |
| JP2010109344A (ja) * | 2008-09-30 | 2010-05-13 | Sanken Electric Co Ltd | 半導体装置 |
| JP2010109343A (ja) * | 2008-09-30 | 2010-05-13 | Sanken Electric Co Ltd | 半導体装置 |
| US8274802B2 (en) | 2008-10-02 | 2012-09-25 | Panasonic Corporation | Energy transmission device and semiconductor device for energy transmission control |
| CN108110888A (zh) * | 2017-11-20 | 2018-06-01 | 上海裕达实业有限公司 | 快速切换电源电路及其切换方法 |
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