FR3083367A1 - Circuit electronique - Google Patents
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Description
Description
Titre de l’invention : Circuit électronique [0001] Domaine [0002] La présente description concerne de façon générale les circuits électroniques, et de façon plus particulière les circuits de protection contre des décharges électrostatiques.
[0003] Exposé de l'art antérieur [0004] Les problématiques liées aux décharges électrostatiques sont d'autant plus présentes que les composants dans les circuits électroniques sont de plus en plus petits. La protection des circuits électroniques contre des décharges électrostatiques est un enjeu important pour assurer la fiabilité et la longévité des circuits électroniques.
[0005] Il existe donc un besoin pour des circuits de protection contre des décharges électrostatiques plus performants.
[0006] Résumé [0007] Un mode de réalisation pallie tout ou partie des inconvénients des circuits de protection contre des décharges électrostatiques connus.
[0008] Un mode de réalisation prévoit un dispositif comprenant une couche de siliciure recouvrant partiellement une zone dopée.
[0009] Selon un mode de réalisation, le dispositif comprend en outre un transistor de type MOS.
[0010] Selon un mode de réalisation, le dispositif comprend en outre une diode.
[0011] Selon un mode de réalisation, la cathode de la diode et le drain du transistor sont formés par une première région dopée de type N.
[0012] Selon un mode de réalisation, la première région dopée de type N a une concentration en atomes dopants comprise entre 10Λ17 et 10Λ18 atomes/cmA3.
[0013] Selon un mode de réalisation, la zone dopée comprend au moins la première région dopée de type N partiellement recouverte de la couche de siliciure.
[0014] Selon un mode de réalisation, la zone dopée comprend uniquement la première région dopée de type N.
[0015] Selon un mode de réalisation, une portion de l'anode de la diode est recouverte d'une électrode de commande.
[0016] Selon un mode de réalisation, la couche de siliciure a une épaisseur comprise entre 10 et 20 nm.
[0017] Selon un mode de réalisation, le dispositif est formé dans et sur une structure de type silicium sur isolant.
[0018] Selon un mode de réalisation, le dispositif est formé dans et sur une structure de type silicium sur isolant de type ultra mince.
[0019] Selon un mode de réalisation, la zone dopée est recouverte par une seule portion de couche de siliciure.
[0020] Selon un mode de réalisation, la zone dopée est recouverte par au moins une portion de couche de siliciure.
[0021] Selon un mode de réalisation, la zone dopée est recouverte régulièrement par plusieurs portions de couches de siliciure.
[0022] Un autre mode de réalisation prévoit un circuit de protection contre des décharges électrostatiques comprenant un dispositif décrit précédemment.
[0023] Bref exposé des dessins [0024] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
[0025] [fig.l] la figure 1 représente un schéma électronique d'un circuit de protection contre des décharges électrostatiques ;
[0026] [fig.2] la figure 2 représente une vue en coupe d'un mode de réalisation du circuit de la figure 1 ;
[0027] [fig.3] la figure 3 représente une vue de dessus du mode de réalisation de la figure 2 ;
[0028] [fig.4] la figure 4 est un graphique représentant une caractéristique courant-tension du circuit de la figure 1 ;
[0029] [fig.5] la figure 5 est un graphique représentant une autre caractéristique courant-tension du circuit de la figure 1 ;
[0030] [fig.6] la figure 6 représente une vue de dessus d'un autre mode de réalisation du circuit de la figure 1 ; et [0031] [fig.7] la figure 7 représente une vue de dessus d'encore un autre mode de réalisation du circuit de la figure 1.
[0032] Exposé détaillé [0033] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
[0034] Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, la fabrication du circuit de protection contre des décharges électrostatiques ne sera pas détaillée.
[0035] Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments.
[0036] On appelle ici, comme cela est usuel :
- couche semiconductrice faiblement dopée, une couche dont la concentration en atomes dopants est comprise entre 10Λ14 et 10Λ16 atomes/cmA3 ;
- couche semiconductrice dopée, une couche dont la concentration en atomes dopants est comprise entre 10Λ17 et 10Λ18 atomes/cmA3 ; et
- couche semiconductrice fortement dopée, une couche dont la concentration en atomes dopants est comprise entre 10Λ18 et 10Λ21 atomes/cmA3.
[0037] Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes avant, arrière, haut, bas, gauche, droite, etc., ou relative, tels que les termes dessus, dessous, supérieur, inférieur, etc., ou à des qualificatifs d'orientation, tels que les termes horizontal, vertical, etc., il est fait référence sauf précision contraire à l'orientation des figures.
[0038] Sauf précision contraire, les expressions environ, approximativement, sensiblement, et de l'ordre de signifient à 10 % près, de préférence à 5 % près.
[0039] La figure 1 est un schéma électrique d'un circuit de protection contre des décharges électrostatiques 10.
[0040] Le circuit 10 comprend une diode 12. La diode 12 est équipée d'une électrode de commande disposée sur une portion de sa région d'anode. Cette électrode de commande permet d'améliorer la conduction de la jonction PN de la diode 12. L'électrode de commande de la diode 12 sera décrite plus en détail en relation avec la figure 2.
[0041] Le circuit 10 comprend en outre un transistor 14. Le transistor 14 est un transistor de type MOS, et plus particulièrement un transistor MOS à canal N.
[0042] La diode 12 et le transistor 14 sont connectés en série. Plus particulièrement, la cathode de la diode 12 est connectée au drain du transistor 14, et, encore plus particulièrement, dans le mode de réalisation décrit en relation avec la figure 2, la cathode de la diode 12 et le drain du transistor 14 sont formés par une seule et même région dopée de type N. L'anode de la diode 12, la source du transistor 14, l'électrode de commande de la diode 12 et la grille du transistor 14 sont respectivement reliés à des contacts Cl, C2, C3 et C4 externes à la puce de circuit intégré du circuit 10. A titre d'exemple, un contact C5 (en pointillé sur les figures) peut être relié à la cathode de la diode 12 et au drain du transistor 14.
[0043] Le circuit 10 peut avoir un fonctionnement similaire à celui d'un thyristor.
[0044] La structure du circuit 10 sera décrite de façon plus détaillée en relation avec la figure 2.
[0045] La figure 2 est une vue en coupe d'un mode de réalisation d'une structure 20 d'un circuit du type du circuit 10 décrit en relation avec la figure 1.
[0046] La structure 20 est formée dans et sur une structure de type silicium sur isolant (SOI, de l'anglais Silicon On Insulator) comprenant un substrat 101 semiconducteur, par exemple en silicium, sur lequel repose une couche isolante 103, par exemple en oxyde de silicium, sur laquelle repose une couche semiconductrice 105, par exemple en silicium. Plus particulièrement, la structure 20 est formée dans et sur une structure de type FD-SOI (de l'anglais Fully Depleted Silicon On Insulator), c'est-à-dire une structure de type silicium sur isolant ultra mince. La couche isolante 103 a une épaisseur par exemple comprise entre 15 nm et 30 nm, par exemple de l'ordre de 25 nm. La couche conductrice 105 a une épaisseur par exemple comprise entre 5 nm et 22 nm, par exemple de l'ordre de 15 nm.
[0047] La couche semiconductrice 105 est divisée en plusieurs régions dopées, ou zones dopées parmi lesquelles, de gauche à droite en figure 2 :
- une région 107 (P+) dopée fortement de type P ;
- une région 109 (P-) dopée faiblement de type P ;
- une région 111 (N) dopée de type N ;
- une région 113 (P-) dopée faiblement de type P ; et
- une région 115 (N+) dopée fortement de type N.
[0048] Des grilles isolées 117 et 119, ou électrode de commande 117 et grille isolée 119, sont disposées sur et en contact avec, respectivement, les régions 109 et 113. Chaque grille 117, 119 est composée d'une couche d'oxyde de grille sur laquelle repose une couche conductrice. Plus particulièrement, les grilles isolées 117 et 119 sont des grilles de type HKMG (High-K Metal Gate). Ainsi, la couche d'oxyde de grille est en un matériau diélectrique à haute permittivité, par exemple de l'oxyde d'hafnium. Une couche d'oxyde de grille ne repose généralement pas directement sur une région en silicium, la présence d'une couche d'interface, par exemple en oxyde de silicium, est requise. A titre d'exemple, la couche d'oxyde de grille a une épaisseur comprise entre 1 et 10 nm, par exemple de l'ordre de 2 nm. La couche conductrice est généralement un empilement de différentes couches conductrices, par exemple une couche de nitrure de titane et une couche de silicium polycristallin. A titre d'exemple, la couche conductrice a une épaisseur par exemple de l'ordre de 50 nm. Les grilles 117 et 119 sont représentées en figure 2 par des blocs ne détaillant pas les couches les formant. Les grilles 117 et 119 sont délimitées latéralement par des murs isolants 121. Chaque mur isolant 121 est par exemple disposé sur une jonction entre deux régions dopées de la couche 105. Les murs isolants 121 sont par exemple en nitrure de silicium et/ou en oxyde de silicium.
[0049] Des contacts Cl, C2, C3 et C4 (symbolisés en figure 2 par des carrés) sont formés sur des zones des régions 107 et 115, et sur des zones des grilles 117 et 119. Les contacts Cl, C2, C3 et C4 sont par exemple en métal. Pour des raisons de fabrication, les contacts Cl, C2, C3 et C4 ne peuvent être formés directement sur les régions 107, et 115, et les grilles 117 et 119, et la présence d'une couche conductrice intermédiaire, par exemple en un siliciure, est nécessaire. Pour cela, les régions 107, et 115 et les grilles 117, et 119 sont chacune recouverte d'une couche conductrice S en un siliciure. Plus particulièrement, les contacts C3 et C4 ne sont pas disposés directement au-dessus des grilles 117 et 119 (voir figure 3). La couche S est par exemple en un siliciure de nickel (NiSi). La couche S a une épaisseur par exemple comprise entre 10 et 30 nm, par exemple de l'ordre de 12,5 nm. A titre d'exemple, les couches de siliciure peuvent avoir des épaisseurs différentes en fonction de ce qu'elles recouvrent, par exemple les couches de siliciure S recouvrant les régions 107 et 115 peuvent avoir une épaisseur de l'ordre de 15 nm, et les couches de siliciure S recouvrant les grilles 117 et 119 peuvent avoir une épaisseur de l'ordre de 25 nm.
[0050] La région 111 est en outre partiellement recouverte d'une couche de siliciure S'. La couche de siliciure S' présente les mêmes caractéristiques de dimensions et de matériau que les couches de siliciure S. Le mode de répartition de la couche S' sur la région 111 sera décrit plus en détail en relation avec la figure 3. A titre d'exemple, un contact C5 pourrait en outre être formé sur la couche S' et la région 111.
[0051] L'ensemble des régions 107, 109, 111 et la grille 117 forme la diode 12. Les régions 107 et 109 forment l'anode de la diode 12. La région 111 forme la cathode de la diode
12. La grille isolée 117 forme l'électrode de commande de la diode 12.
[0052] L'ensemble des régions 111, 113, 115 et la grille 119 forme le transistor 14. La région 111 forme le drain du transistor 14. La région 113 forme la région de canal du transistor 14. La région 115 forme la source du transistor 14. La grille 119 forme la grille du transistor 14.
[0053] La figure 3 est une vue de dessus de la structure du circuit 10 décrite en relation avec la figure 2. En figure 3, l'emplacement des contacts Cl, C2, C3,C4 et C5 est désigné de la même façon qu'en figure 2, par des carrés.
[0054] Comme indiqué précédemment, la couche de siliciure S' ne recouvre que partiellement la région 111. Dans l'exemple représenté en figure 3, la couche S' recouvre la région 111 sur toute sa largeur mais pas sur toute sa longueur L. La couche S' a alors une longueur d. A titre d'exemple, pour une longueur L de l'ordre de 10 pm, la longueur d peut par exemple être égale à 2, 4, 6, ou 8 pm. A titre de variante, la couche S' pourrait ne pas recouvrir la région 115 sur toute sa largeur.
[0055] Les inventeurs ont constaté qu'en modulant la proportion de la région 111 dopée de type N recouverte par la couche de siliciure S', il était possible d'ajuster la tension de seuil du circuit 10 formé par la structure 20.
[0056] Les inventeurs ont, de plus, constaté que moduler la proportion de la région 111 recouverte par la couche de siliciure S' permet de moduler la valeur des courants de fuite du circuit 10.
[0057] Par ailleurs, les contacts C3 et C4 sont formés sur des portions des couches de siliciure S ne reposant pas directement sur les grilles 117 et 119. En effet, les procédés usuels de formation de contacts présentent des risques de dégradation des grilles 117 et
119.
[0058] La figure 4 est un graphique en échelle logarithmique représentant des caractéristiques courant-tension de circuits du type du circuit de la figure 1. Plus particulièrement, la figure 4 représente des caractéristiques courant-tension de type ACS (de l'anglais Average Current Slope), c'est-à-dire des caractéristiques courant-tension obtenues en augmentant petit à petit le courant envoyée sur l'anode de la diode 12 et en mesurant la tension entre le potentiel de l'anode 12 et un potentiel de référence. Une caractéristique courant-tension de type ACS permet de déterminer la valeur de la tension de seuil du circuit 10.
[0059] En effet, en fonction de l'utilisation du circuit de protection contre des décharges électrostatiques, la tension de seuil, ou tension de déclenchement, du circuit 10 doit être inférieure à la tension maximum autorisée par le circuit, ou la borne, à protéger.
[0060] Le graphique de la figure 4 comprend deux courbes 30 et 32. Chaque courbe 30, 32 représente la caractéristique courant-tension d'un circuit ayant une structure du type de la structure 20 décrite en relation avec les figures 2 et 3. La courbe 30 représente la caractéristique courant-tension d'un circuit dont la couche de siliciure S' recouvre une portion moins importante de la région 111 que la couche de siliciure S' du circuit dont la caractéristique courant-tension est représentée par la courbe 32. On remarque que la tension de seuil Vt30 du circuit de la courbe 30 est inférieure à la tension de seuil Vt32 du circuit de la courbe 32. Ainsi, réduire la taille de la portion de la région 111 recouverte par une couche de siliciure S' permet de réduire la tension de seuil du circuit correspondant.
[0061] La figure 5 est un graphique représentant des autres caractéristiques courant-tension de circuits du type du circuit de la figure 1. Plus particulièrement, la figure 5 représente des caractéristiques courant-tension de type AVS (de l'anglais Average Voltage Slope), c'est-à-dire des caractéristiques courant-tension obtenue en augmentant petit à petit la tension entre le potentiel de l'anode 12 et un potentiel de référence, et en mesurant le courant présent sur l'anode de la diode 12. Une caractéristique couranttension de type AVS permet, entre autres, de déterminer la valeur de la tension maximale aux bornes du circuit de protection contre des décharges électrostatiques à ne pas dépasser pour éviter une consommation de courant et des courants de fuite trop élevés.
[0062] En effet, en fixant un courant limite Ilimit sur la caractéristique courant-tension, il est possible de déterminer la tension maximale que le circuit peut supporter sans dépasser le courant limite Ilimit.
[0063] Le graphique de la figure 5 comprend des courbes 40 et 42. Chaque courbe 40, 42 re présente la caractéristique courant-tension d'un circuit ayant une structure du type de la structure 20 décrite en relation avec les figures 2 et 3. La courbe 40 représente la caractéristique courant-tension d'un circuit dont la couche de siliciure S' recouvre une portion moins importante de la région dopée 111 que la couche de siliciure S' du circuit dont la caractéristique est représentée par la courbe 42. On remarque que la tension Vm40 du circuit 40 atteinte pour le courant limite Ilimit est inférieure à la tension Vm42 du courant 42 atteinte pour le courant limite Ilimit. Ainsi, plus la région 111 du circuit est recouverte de siliciure, moins la consommation en courant et les courants de fuite sont importants.
[0064] Pour une application donnée, il est donc important de déterminer la proportion de la couche de siliciure S' permettant d'obtenir une tension de seuil et une consommation courant adéquates.
[0065] La figure 6 est une vue de dessus d'un autre mode de réalisation de la structure 20. La vue en coupe selon la ligne I-I est similaire à la vue en coupe de la figure 2.
Dans ce mode de réalisation, les couches de siliciure S recouvrent également partiellement les régions 107, et 115, et les grilles 117, et 119.
[0066] La figure 7 est une vue de dessus d'encore un autre mode de réalisation de la structure 20. La vue en coupe selon la ligne II-II est similaire à la vue en coupe de la figure 2.
[0067] Dans ce mode de réalisation, la région 111 est recouverte, par exemple régulièrement, par plusieurs portions de la couche de siliciure S', plutôt que par une seule portion de la couche de siliciure S'.
[0068] Un avantage de ce mode de réalisation est qu'en divisant la couche de siliciure S' en plusieurs portions, leur répartition est plus régulière ce qui permet d'éviter des irrégularités de courant au niveau de la structure.
[0069] Un avantage des modes de réalisation décrits en relation avec les figures 1 à 7 est que leur procédé de fabrication ne nécessite pas de coût supplémentaire par rapport à un procédé de fabrication d'un circuit ayant ses régions dopées et ses grilles recouvertes entièrement de siliciure.
[0070] Divers modes de réalisation et variantes ont été décrits. L’homme de l’art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à l’homme de l’art.
[0071] En particulier, en figure 3, la structure 20 a une forme en vue de dessus rectangulaire, mais à titre de variante, la structure 20 pourrait avoir par exemple une forme d'anneau ou tout autre forme adaptée au fonctionnement de la structure 20.
[0072] De plus, le mode de réalisation décrit en relation avec la figure 6 peut être combiné avec le mode de réalisation décrit en relation avec la figure 7.
[0073] De plus, la région 111 est dopée de type N, mais elle pourrait être dopée fortement de type N.
[0074] Par ailleurs, le dépôt d'une couche de siliciure partielle sur une portion dopée peut être appliquée à d'autres types de circuit de protection contre des décharges électrostatiques, comme celui décrit dans l'article de S. Athanasiou et al. intitulé Preliminary 3D TCAD Electro-thermal Simulations of BIMOS transistor in thin silicon film for ESD protection in FDSOI UTBB CMOS technology paru en 2017 dans la revue IEEE Xplore.
[0075] Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l’homme du métier à partir des indications fonctionnelles données ci-dessus.
Claims (1)
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Revendications [Revendication 1] 1. Dispositif comprenant une couche de siliciure (S', S) recouvrant partiellement une zone dopée (107, 111, 115, 117, 119). [Revendication 2] 2. Dispositif selon la revendication 1, comprenant en outre un transistor de type MOS (14). [Revendication 3] 3. Dispositif selon la revendication 1 ou 2, comprenant en outre une diode (12). [Revendication 4] 4. Dispositif selon la revendication 2 et 3, dans lequel la cathode de la diode (12) et le drain du transistor (14) sont formés par une première région dopée de type N (111). [Revendication 5] 5. Dispositif selon la revendication 4, dans lequel la première région dopée de type N (111) a une concentration en atomes dopants comprise entre 10Λ17 et 10Λ18 atome s/cmA3. [Revendication 6] 6. Dispositif selon la revendication 4 ou 5, dans lequel la zone dopée comprend au moins la première région dopée de type N (111) partiellement recouverte de la couche de siliciure (S, S'). [Revendication 7] 7. Dispositif selon la revendication 6, dans lequel la zone dopée comprend uniquement la première région dopée de type N (111). [Revendication 8] 8. Dispositif selon l'une quelconque des revendications 3 à 7, dans lequel une portion de l'anode de la diode (12) est recouverte d'une électrode de commande (117). [Revendication 9] 9. Dispositif selon l'une quelconque des revendications 1 à 8, dans lequel la couche de siliciure (S', S) a une épaisseur comprise entre 10 et 30 nm. [Revendication 10] 10. Dispositif selon l'une quelconque des revendications 1 à 9, formé dans et sur une structure de type silicium sur isolant (SOI). [Revendication 11] 11. Dispositif selon la revendication 10, formé dans et sur une structure de type silicium sur isolant de type ultra mince (FD-SOI). [Revendication 12] 12. Dispositif selon l'une quelconque des revendications 1 à 11, dans lequel la zone dopée (111) est recouverte par une seule portion de couche de siliciure (S'). [Revendication 13] 13. Dispositif selon l'une quelconque des revendications 1 à 11, dans lequel la zone dopée (107, 111, 115, 117, 119) est recouverte par au moins une portion de couche de siliciure (S', S). [Revendication 14] 14. Dispositif selon la revendication 13, dans lequel la zone dopée (107, 111, 115, 117, 119) est recouverte régulièrement par plusieurs portions de couches de siliciure (S', S). [Revendication 15] 15. Circuit de protection contre des décharges électrostatiques comprenant un dispositif selon l'une quelconque des revendications 1 à14.
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|---|---|---|---|---|
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|---|---|---|---|---|
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| US20100207161A1 (en) * | 2009-02-18 | 2010-08-19 | Infineon Technologies Ag | Device and Method for Coupling First and Second Device Portions |
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| US20150214210A1 (en) * | 2014-01-30 | 2015-07-30 | Stmicroelectronics S.A. | Electronic Device and Protection Circuit |
| CN104392992B (zh) * | 2014-12-05 | 2017-04-19 | 中国科学院上海微系统与信息技术研究所 | 一种基于soi的硅控整流器esd保护器件结构 |
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