B12961 - 13-GR1-0590 1 TRANSISTOR MOS À DRAIN ÉTENDU EN COUCHE MINCE SUR ISOLANT Domaine La présente description concerne un transistor MOS à drain étendu et plus particulièrement un tel transistor formé dans une couche semiconductrice mince formée sur une couche isolante de l'autre côté de laquelle se trouve une région semiconductrice connectable à un potentiel de polarisation. Exposé de l'art antérieur Une étude sur les transistors MOS à drain étendu en technologie SOI a été publiée par Maryline Bawedin et al. dans 10 Solid-State Electronics 2004, PP. 2263-2270, sous le titre "LDMOS in SOI Technology With Very-Thin Silicon film". La figure 1 ci-jointe reproduit la figure 1 de cet article. On y voit un transistor MOS à drain étendu formé dans une couche mince de silicium 1 reposant sur une couche mince 15 d'oxyde enterré (Buried Oxide) 2 reposant elle-même sur un substrat de silicium 3. Le transistor MOS comprend une région de source (Source) 4 fortement dopée de type N (N+), une région de formation de canal (Channel) 5 faiblement dopée de type P (P-), une région d'extension de drain (Drift Zone) 6 dopée de type N, 20 et une région de drain (Drain) 7 fortement dopée de type N (Nt). La région de formation de canal et une partie adjacente de la région d'extension de drain sont recouvertes d'une grille (Front B12961 - 13-GR1-0590 2 Gate) 8. Dans la figure, seul l'isolant de grille est représenté. Le substrat de silicium sert de grille arrière (Back Si Gate). L'avantage d'un tel transistor MOS à drain étendu est de permettre de supporter des tensions plus élevées que ce qui est permis par des transistors MOS classiques de même technologie. Par exemple, dans une technologie dans laquelle les transistors MOS classiques sont adaptés à des tensions d'alimentation de l'ordre de 2 volts, le transistor MOS à drain étendu peut supporter des tensions supérieures à 5 volts.BRIEF DESCRIPTION OF THE DRAWINGS The present description relates to an extended drain MOS transistor and more particularly to such a transistor formed in a thin semiconductor layer formed on an insulating layer of the other side of which is a semiconductor region connectable to a bias potential. DISCUSSION OF THE PRIOR ART A study on SOI MOS extended-drain transistors has been published by Maryline Bawedin et al. in 10 Solid-State Electronics 2004, PP. 2263-2270, under the title "LDMOS in SOI Technology with Very-Thin Silicon Film". Figure 1 attached reproduces Figure 1 of this article. It shows an extended drain MOS transistor formed in a thin layer of silicon 1 resting on a buried oxide thin layer (Buried Oxide) 2 itself resting on a silicon substrate 3. The MOS transistor comprises a region of strongly N-type (N +) source source (Source) 4, a P-type weakly-doped (P-) channel-forming region (Channel), an N-type doped (D-type) drift zone (6) , And a strongly doped N (Nt) drain region (Drain) 7. The channel formation region and an adjacent portion of the drain extension region are covered with a gate (Front B12961 - 13-GR1-0590 2 Gate) 8. In the figure, only the gate insulator is shown . The silicon substrate serves as a back gate. The advantage of such an extended drain MOS transistor is to allow to withstand higher voltages than is allowed by conventional MOS transistors of the same technology. For example, in a technology in which conventional MOS transistors are adapted to supply voltages of the order of 2 volts, the extended drain MOS transistor can withstand voltages greater than 5 volts.
Les auteurs de cet article étudient dans leur figure 9, reproduite dans la figure 2 ci-jointe, la distribution du champ électrique latéral (Horizontal Electric Field) en volt/cm et l'influence de la polarisation de grille arrière sur ce champ en fonction de la position (X) dans la direction horizontale. On observe trois pointes de champ, la première à la limite du canal et de la région d'extension de drain, la deuxième à la limite de la grille au-dessus de la région d'extension de drain, et la troisième à la limite entre la région d'extension de drain et le drain. Cette figure représente par des cercles la distribution du champ électrique latéral pour un premier niveau de dopage (1017 at./cm3) de la région d'extension de drain et par des carrés la distribution du champ pour un deuxième niveau de dopage (4.1016 at./cm3) de la région d'extension de drain. Par ailleurs, de façon générale, un transistor à drain étendu présente l'avantage d'avoir une tension de claquage plus élevée qu'un transistor sans drain étendu de même technologie, mais présente l'inconvénient d'avoir une résistance à la conduction (Ron) plus élevée, due à la circulation de courant dans la région d'extension de drain moyennement dopée.The authors of this article study in their Figure 9, reproduced in Figure 2 attached, the distribution of the electric field (Horizontal Electric Field) in volt / cm and the influence of the rear gate bias on this field depending position (X) in the horizontal direction. There are three field peaks, the first at the boundary of the channel and the drain extension region, the second at the grid boundary above the drain extension region, and the third at the limit. between the drain extension region and the drain. This figure represents by circles the distribution of the lateral electric field for a first doping level (1017 at./cm3) of the drain extension region and by squares the distribution of the field for a second doping level (4.1016 at ./cm3) of the drain extension region. Moreover, in general, an extended drain transistor has the advantage of having a higher breakdown voltage than an extended drainless transistor of the same technology, but has the disadvantage of having a resistance to conduction ( Ron) is higher due to current flow in the moderately doped drain extension region.
Résumé Selon un mode de réalisation, on cherche à obtenir un transistor à drain étendu fabriqué dans une couche mince de semiconducteur sur isolant tel que la tension de claquage soit rendue aussi élevée que possible et la résistance à la conduc- tion soit rendue aussi faible que possible.SUMMARY According to one embodiment, it is sought to provide an extended drain transistor fabricated in a thin semiconductor on insulator layer such that the breakdown voltage is made as high as possible and the resistance to conduction is made as low as possible.
B12961 - 13-GR1-0590 3 Ainsi, un mode de réalisation prévoit un transistor à drain étendu formé dans une couche semiconductrice disposée d'un côté d'une couche isolante, une région semiconductrice étant disposée de l'autre côté de la couche isolante, la région semi- conductrice comprenant une première partie d'un premier type de conductivité disposée en regard de la source et au moins une plus grande partie de la grille et une deuxième partie d'un deuxième type de conductivité disposée en regard d'au moins la plus grande partie de la région de drain étendu, chacune des première et deuxième parties étant couplée à un plot de connexion. Selon un mode de réalisation, le transistor est de type silicium sur isolant. Selon un mode de réalisation, le transistor est de 15 type à canal N, la première partie est de type P et la deuxième partie est de type N. Selon un mode de réalisation, la limite entre les première et deuxième parties est disposée sous la région de drain étendu, mais pas sous la grille. 20 Selon un mode de réalisation, la première partie de type P est polarisée à un potentiel négatif ou nul et la deuxième partie de type N est polarisée à un potentiel positif ou nul. Brève description des dessins 25 Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures 1 et 2, décrites précédemment, correspon30 dent respectivement aux figures 1 et 9 de l'article de Maryline Bawedin et al. susmentionné ; la figure 3 représente un transistor à drain étendu similaire à celui décrit précédemment, dans une technologie particulière ; B12961 - 13-GR1-0590 4 la figure 4 représente l'allure du champ électrique latéral dans un transistor MOS du type de celui de la figure 3 ; les figures 5 et 6 représentent deux modes de réalisation d'un transistor MOS à drain étendu ; la figure 7 représente l'allure du champ électrique latéral pour diverses valeurs de polarisation de grilles arrière distinctes et pour un transistor du type de celui de la figure 5 ; la figure 8 représente l'allure du champ électrique 10 latéral pour diverses valeurs de polarisation de grilles arrière distinctes et pour un transistor du type de celui de la figure 6 ; et la figure 9 représente l'allure du champ électrique latéral pour diverses valeurs de polarisation de grilles arrière 15 distinctes et pour un transistor du type de celui de la figure 6. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des 20 circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée On appelle ici couche semiconductrice "mince" une couche d'une épaisseur inférieure à 20 nm et on appelle ici 25 couche isolante "mince" une couche telle qu'une couche conductrice disposée derrière cette couche isolante a un effet sur une couche mince semiconductrice disposée de l'autre côté de cette couche isolante. Une telle couche isolante "mince" a de préférence une épaisseur inférieure à 50 nm. 30 En figure 3, de mêmes éléments qu'en figure 1 sont désignés par de mêmes références. Ainsi, le transistor de la figure 3 est formé dans une couche mince de silicium reposant sur une couche isolante 2 reposant sur un substrat de silicium 3. Le transistor MOS à drain étendu comprend une région de 35 source 4 de type N+, une région de formation de canal 5 de type B12961 - 13-GR1-0590 P, une région d'extension de drain (drift) 6 de type N et une région de drain 7 de type N+. On a illustré le fait que la grille comprend un isolant de grille 10 et une région conductrice de grille 11 qui peut être du silicium poly- 5 cristallin, un métal ou un empilement de matériaux conducteurs. La grille est entourée latéralement par des espaceurs isolants 12. La région d'extension de drain est recouverte d'une couche isolante 14. L'ensemble du transistor est entouré de murs isolants 15 pénétrant dans le substrat 3. La référence 17 désigne une borne ou région P+ de prise de contact avec le substrat, le substrat étant lui-même dopé de type P. On désigne par Lint la longueur de la région de formation de canal, par Ov (Overlap) la longueur sur laquelle la grille recouvre la région d'extension de drain et par Lext la longueur de la région d'extension de drain au-delà de la limite de la grille. A titre d'exemple, la couche mince semiconductrice dans laquelle est formé le transistor a une épaisseur de 5 à 12 nm, et la couche isolante 2 a une épaisseur de 10 à 30 nm. La longueur Lint est par exemple de l'ordre de 70 à 200 nm, la valeur Ov de l'ordre de 0 à 300 nm, et la valeur Lext de l'ordre de 100 à 400 nm. On considère en outre le cas où les niveaux de dopage sont de l'ordre de 1015 à 1017 atomes/cm3 pour la région de formation de canal 5 et de l'ordre de 1017 à 1019 atomes/cm3 pour la région d'extension de drain 6.B12961 - 13-GR1-0590 3 Thus, an embodiment provides an extended drain transistor formed in a semiconductor layer disposed on one side of an insulating layer, a semiconductor region being disposed on the other side of the insulating layer. , the semiconductor region comprising a first portion of a first conductivity type disposed facing the source and at least a larger portion of the gate and a second portion of a second conductivity type disposed opposite to minus most of the extended drain region, each of the first and second portions being coupled to a bond pad. According to one embodiment, the transistor is of the silicon on insulator type. According to one embodiment, the transistor is N-channel type, the first part is P-type and the second part is N-type. According to one embodiment, the boundary between the first and second parts is arranged under the extended drain region, but not under the grid. According to one embodiment, the first P-type portion is biased to a negative or zero potential and the second N-type portion is biased to a positive potential or zero. BRIEF DESCRIPTION OF THE DRAWINGS These and other features and advantages will be set forth in detail in the following description of particular embodiments in a non-limiting manner with reference to the accompanying figures, in which: FIGS. previously, correspond respectively to Figures 1 and 9 of the article by Maryline Bawedin et al. aforementioned; FIG. 3 represents an extended drain transistor similar to that described above, in a particular technology; FIG. 4 shows the shape of the lateral electric field in a MOS transistor of the type of FIG. 3; FIGS. 5 and 6 show two embodiments of an extended drain MOS transistor; FIG. 7 represents the shape of the lateral electric field for various values of polarization of distinct rear gates and for a transistor of the type of that of FIG. 5; FIG. 8 shows the shape of the lateral electric field for various different rear grid polarization values and for a transistor of the type of FIG. 6; and FIG. 9 represents the shape of the lateral electric field for various values of polarization of separate rear grids and for a transistor of the type of that of FIG. 6. For the sake of clarity, the same elements have been designated by the same references. In the various figures and, moreover, as is customary in the representation of integrated circuits, the various figures are not drawn to scale. DETAILED DESCRIPTION A "thin" semiconductor layer is here referred to as a layer having a thickness of less than 20 nm and is here called a "thin" insulating layer a layer such that a conductive layer disposed behind this insulating layer has an effect on a thin layer. semiconductor disposed on the other side of this insulating layer. Such a "thin" insulating layer preferably has a thickness of less than 50 nm. In FIG. 3, the same elements as in FIG. 1 are designated by the same references. Thus, the transistor of FIG. 3 is formed in a thin layer of silicon resting on an insulating layer 2 resting on a silicon substrate 3. The extended drain MOS transistor comprises a source region 4 of type N +, a region of B12961 - 13-GR1-0590 P channel formation 5, an N type drift extension region 6 and a N + type drain region 7. It has been illustrated that the gate comprises a gate insulator 10 and a gate conductive region 11 which may be polysilicon, a metal or a stack of conductive materials. The gate is surrounded laterally by insulating spacers 12. The drain extension region is covered with an insulating layer 14. The entire transistor is surrounded by insulating walls 15 penetrating the substrate 3. The reference 17 designates a terminal or P + region of making contact with the substrate, the substrate being itself p-type doped. Lint denotes the length of the channel formation region, by Ov (Overlap) the length over which the grid covers the region drain extension and by Lext the length of the drain extension region beyond the grid boundary. By way of example, the semiconductor thin film in which the transistor is formed has a thickness of 5 to 12 nm, and the insulating layer 2 has a thickness of 10 to 30 nm. The length Lint is for example of the order of 70 to 200 nm, the value Ov of the order of 0 to 300 nm, and the Lext value of the order of 100 to 400 nm. Consideration is further given to the case where the doping levels are of the order of 1015 to 1017 atoms / cm3 for the channel formation region 5 and of the order of 1017 to 1019 atoms / cm3 for the region of extension of the channel. drain 6.
La figure 4 représente l'allure du champ électrique latéral dans la couche mince de silicium 5, 6 dans le cas où la grille, la source et le substrat sont à un potentiel nul et que le drain est à un potentiel de 5 à 6 volts. On a reporté sur cette figure les valeurs Ov et Lext apparaissant en figure 3. Il apparait trois pics de champ latéral, un premier pic 100 à l'interface entre la région de formation de canal 5 et la région d'extension 6, un deuxième pic 200 au niveau de la projection de la limite de grille du côté drain, et un troisième pic 300 au niveau de l'interface entre la région d'extension faiblement dopée 6 et la région de prise de contact de drain 7.FIG. 4 represents the shape of the lateral electric field in the silicon thin film 5, 6 in the case where the gate, the source and the substrate are at a zero potential and the drain is at a potential of 5 to 6 volts . The values Ov and Lext appearing in FIG. 3 are shown in this figure. Three lateral field peaks appear, a first peak 100 at the interface between the channel formation region 5 and the extension region 6, a second peak 200 at the projection of the drain-side gate boundary, and a third peak 300 at the interface between the weakly-doped extension region 6 and the drain handshake region 7.
B12961 - 13-GR1-0590 6 En appliquant une polarisation positive au substrat à partir de la borne 17, on réduit la résistance apparente de la région d'extension 6 mais, ceci se paie par une détérioration de la tenue en tension VBR- Les figures 5 et 6 représentent deux variantes d'un mode de réalisation d'un transistor MOS à drain étendu. Dans ces deux modes de réalisation, de mêmes éléments que ceux de la figure 3 sont désignés par de mêmes références. La différence principale entre les transistors des figures 5 à 6 et le transistor de la figure 3, est qu'en figures 5 et 6, le substrat (ou une partie supérieure du substrat) est divisé en deux régions : une région 20 de type P à gauche de la figure et une région 21 de type N à droite de la figure. Les figures 5 et 6 diffèrent l'une de l'autre par l'emplacement où se situe la limite entre la région 20 de type P et la région 21 de type N. Chacune des régions 20 et 21 est associée à une borne de polarisation, respectivement une région P+ 23 pour contacter la région P 20 et une région N+ 24 pour contacter la région N 21. Dans la réalisation de la figure 5, cette limite se situe en deçà de la frontière entre la projection de la grille et le drain étendu côté drain. Dans la réalisation de la figure 6, cette limite se situe dans une partie sensiblement médiane de la région de drain étendu, mais elle pourra être décalée à droite ou à gauche de cette position médiane. On peut ainsi contrôler de façon indépendante le comportement électrostatique du canal et la résistivité équivalente de la région de drain étendu. Des expériences effectuées par les inventeurs montrent que la réalisation de la figure 5 permet de diminuer beaucoup la résistivité équivalente de la région d'extension de drain, c'est-à-dire le Ron, en raison de l'influence que peut avoir la grille arrière 21 sur une majeure partie de la région d'extension de drain 6. Toutefois la réalisation de la figure 5, comme on le verra ci-après, affecte inégalement les valeurs des pics de champ électrique latéral aux diverses interfaces mentionnées précédemment. La réalisation de la figure 6 réduit B12961 - 13-GR1-0590 7 moins le Ron, mais est plus efficace sur l'atténuation des pics de champ électrique latéral c'est-à-dire sur l'augmentation de la tenue en tension, VBR. Ainsi, la prévision d'un double plan de masse ou double grille arrière, permet d'améliorer la tenue en tension, c'est-à-dire la fiabilité du dispositif, et permet de réduire le Ron par unité de surface du transistor quand ces deux grilles arrière sont convenablement polarisées. De plus, comme on l'a indiqué, on peut choisir le compromis entre la diminution du Ron et l'amélioration de la tenue en tension.By applying a positive bias to the substrate from terminal 17, the apparent resistance of the extension region 6 is reduced, but this is compensated for by a deterioration of the voltage withstand voltage VBR-. FIGS. 5 and 6 show two variants of an embodiment of an extended drain MOS transistor. In these two embodiments, the same elements as those of Figure 3 are designated by the same references. The main difference between the transistors of FIGS. 5 to 6 and the transistor of FIG. 3 is that in FIGS. 5 and 6, the substrate (or an upper part of the substrate) is divided into two regions: a P-type region 20 to the left of the figure and an N-type region 21 on the right of the figure. Figures 5 and 6 differ from each other by the location where the boundary between the P-type region and the N-type region 21 is located. Each of the regions 20 and 21 is associated with a polarization terminal. respectively, a P + region 23 for contacting the P region 20 and an N + region 24 for contacting the N region 21. In the embodiment of FIG. 5, this boundary lies within the boundary between the projection of the gate and the drain extended drain side. In the embodiment of FIG. 6, this limit lies in a substantially median portion of the extended drain region, but may be shifted to the right or left of this median position. It is thus possible to independently control the electrostatic behavior of the channel and the equivalent resistivity of the extended drain region. Experiments performed by the inventors show that the embodiment of FIG. 5 greatly reduces the equivalent resistivity of the drain extension region, that is the Ron, because of the influence that the rear grid 21 over a major part of the drain extension region 6. However the embodiment of Figure 5, as will be seen below, unevenly affects the values of the side electric field peaks to the various interfaces mentioned above. The embodiment of FIG. 6 reduces the Ron less, but is more effective on the attenuation of the lateral electric field peaks, ie on the increase of the voltage withstand, VBR. Thus, the prediction of a double ground plane or double back gate, improves the voltage withstand, that is to say the reliability of the device, and reduces the Ron per unit area of the transistor when these two rear grilles are suitably polarized. Moreover, as indicated, one can choose the compromise between the reduction of the Ron and the improvement of the resistance in tension.
La figure 7 représente l'allure du champ électrique latéral pour diverses valeurs de polarisation de grilles arrière distinctes et pour un transistor du type de celui de la figure 5. - La courbe en traits pleins correspond au cas de l'art antérieur dans lequel il n'y a qu'une grille arrière, cette grille étant polarisée à 0 V. - La courbe en pointillés correspond au cas où la grille arrière 20 de type P est polarisée à 0 volt et où la grille arrière 21 de type N est polarisée à 1 volt. - La courbe en traits d'axe correspond au cas où la grille arrière 20 de type P est polarisée à 0 volt et où la grille arrière 21 de type N est polarisée à 2 volts. On voit que, dans les deux derniers cas, l'intensité du pic 300 situé à l'interface entre la région d'extension et la région de prise de contact de drain est réduite mais que l'intensité du pic 200 situé à la limite de grille augmente. La tenue en tension du transistor n'est donc pas améliorée. Des mesures sur la valeur de Ron montrent que, dans les deux derniers cas, la résistance à la conduction par unité de surface est réduite d'environ 30 à 60 % par rapport au cas où une seule grille arrière est utilisée. Cette amélioration de Ron est obtenue sans affecter notablement la tension de seuil VT des transistors. La figure 8 illustre une caractéristique de champ 35 électrique latéral en fonction de la position le long de la B12961 - 13-GR1-0590 8 région d'extension de drain Lext pour diverses valeurs des polarisations des régions P 20 et N 21. Cette figure concerne le cas d'une structure du type de celle de la figure 6. - La courbe en traits pleins correspond au cas de l'art antérieur dans lequel il n'y a qu'une grille arrière, cette grille étant polarisée à 0 V. - La courbe en pointillés correspond au cas où une même polarisation de 0 V est appliquée aux grilles arrière 20 et 21. - La courbe en traits d'axe correspond au cas où la grille arrière 20 de type P est polarisée à 0 volt et où la grille arrière 21 de type N est polarisée à 1 volt. On voit que, dans ce dernier cas, on a beaucoup réduit le pic situé à l'interface entre la région d'extension et la région de prise de contact de drain et donc augmenté la tenue en tension du transistor. Si une tension de 2 V est appliquée à la grille 21, on constate une diminution supplémentaire du pic 300. La figure 9 représente également trois courbes du champ électrique latéral en fonction de la distance. Cette figure concerne le cas d'une structure du type de celle de la figure 6. - La courbe en pointillés correspond au cas où la grille arrière de type N 21 est polarisée à 1 volt et où la grille arrière de type P 20 est polarisée à 0 volt. - La courbe en traits pleins correspond au cas où la grille arrière de type N 21 est polarisée à 2 volt et où la grille arrière de type P 20 est polarisée à 0 volt. - La courbe en traits d'axe correspond au cas où la grille arrière de type N 21 est polarisée à 2 volt et où la grille arrière de type P 20 est polarisée à -1 volt. On voit qu'alors, pour ce dernier choix de valeur, on a beaucoup réduit les deux pics de champ électrique latéral, d'où il résulte une tension de claquage améliorée pour le dispositif. Des mesures sur la valeur de Ron montrent que, pour une structure du type de celle de la figure 6, quand des polari35 sations convenables sont appliquées aux grilles arrière, la B12961 - 13-GR1-0590 9 résistance à la conduction par unité de surface est réduite d'environ 10 % ou plus par rapport au cas où une seule grille arrière est utilisée. Cette amélioration de Ron peut être obtenue sans affecter la tension de seuil VT des transistors.FIG. 7 represents the shape of the lateral electric field for various values of polarization of distinct rear grids and for a transistor of the type of that of FIG. 5. - The curve in solid lines corresponds to the case of the prior art in which it only one back gate, this gate being polarized at 0 V. - The dashed curve corresponds to the case where the rear gate 20 of type P is polarized at 0 volts and where the rear gate 21 of type N is polarized at 1 volt. - The curve in dotted lines corresponds to the case where the rear gate 20 of type P is polarized at 0 volts and where the rear gate 21 of type N is polarized at 2 volts. It can be seen that in the last two cases, the intensity of the peak 300 located at the interface between the extension region and the drain contacting region is reduced but that the intensity of the peak 200 located at the limit grid increases. The voltage withstand of the transistor is not improved. Measurements on Ron's value show that in the latter two cases the conduction resistance per unit area is reduced by about 30 to 60% compared to the case where only one back gate is used. This improvement of Ron is obtained without significantly affecting the threshold voltage VT of the transistors. Figure 8 illustrates a lateral electric field characteristic as a function of the position along the drain extension region Lext for various values of the polarizations of the P 20 and N 21 regions. relates to the case of a structure of the type of that of FIG. 6. - The curve in solid lines corresponds to the case of the prior art in which there is only a rear gate, this gate being polarized at 0 V The dashed curve corresponds to the case where a same polarization of 0 V is applied to the rear grids 20 and 21. The curve in axial lines corresponds to the case where the P type rear gate 20 is polarized at 0 volts. where the N-type back gate 21 is polarized to 1 volt. It can be seen that, in the latter case, the peak located at the interface between the extension region and the drain contacting region has been greatly reduced and thus increased the voltage withstand of the transistor. If a voltage of 2 V is applied to the gate 21, there is a further decrease of the peak 300. FIG. 9 also shows three curves of the lateral electric field as a function of the distance. This figure relates to the case of a structure of the type of that of FIG. 6. - The dotted curve corresponds to the case where the N-type back gate 21 is polarized at 1 volt and the P-type rear gate 20 is polarized. at 0 volts. The curve in solid lines corresponds to the case where the N-type back gate 21 is biased at 2 volts and the P-type back gate 20 is polarized at 0 volts. The curve in dashed lines corresponds to the case where the N-type back gate 21 is polarized at 2 volts and the P-type rear gate 20 is polarized at -1 volts. It can be seen that then, for this latter choice of value, the two side electric field peaks were greatly reduced, resulting in an improved breakdown voltage for the device. Measurements on the value of Ron show that, for a structure of the type of that of FIG. 6, when suitable polari35 sations are applied to the rear grids, the conduction resistance per unit area is reduced by about 10% or more compared to the case where only one back gate is used. This improvement of Ron can be obtained without affecting the threshold voltage VT of the transistors.
La présente description est susceptible de nombreuses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, toute la description précédente a été faite dans le cas d'une structure de type silicium/isolant. On notera que l'invention s'applique également à des structures de type FINFET dans lesquelles une région de silicium mince est adossée à un isolant lui-même adossé à une région formant substrat, la structure étant verticale par rapport au plan principal d'une plaquette de silicium. On a décrit ici des exemples où le semiconducteur de 15 la couche mince dans laquelle est formé le transistor est du silicium. D'autres semiconducteurs pourront être utilisés, par exemple du SiGe. On a décrit ici des exemples dans lesquels les transistors sont à canal N. La présente description s'applique 20 au cas de transistors à canal P, les types de conductivité et les polarisations étant alors inversés.The present description is capable of many variations and modifications which will be apparent to those skilled in the art. In particular, the entire previous description was made in the case of a silicon / insulator type structure. It should be noted that the invention also applies to structures of the FINFET type in which a thin silicon region is leaned against an insulator itself leaning against a substrate region, the structure being vertical with respect to the main plane of a silicon wafer. Examples have been described where the semiconductor of the thin film in which the transistor is formed is silicon. Other semiconductors may be used, for example SiGe. Examples have been described in which the transistors are N-channel. This description applies to the case of P-channel transistors, the conductivity types and the polarizations then being reversed.