CN106783999B - 半导体装置 - Google Patents
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Abstract
本发明是关于一种半导体装置。半导体装置包括半导体衬底，以及位于半导体衬底中的第一阱以及第二阱。通道区位于第一阱以及第二阱之间且邻近半导体衬底的上表面。第一隔离区以及第二隔离区分别位于第一阱以及第二阱上。栅极介电层位于第一隔离区以及第二隔离区之间的半导体衬底上。栅极电极具有第一部分以及第二部分，覆盖部分的栅极介电层且分别延伸至第一隔离区与第二隔离区。沟槽分隔栅极电极的第一部分与第二部分且具有第一宽度，并露出部分的栅极介电层，其中沟槽对应位于通道区与第一阱的边界上方。通过实施本发明，可降低衬底漏电流，避免电路失效，增加半导体装置的可靠性。
Description
技术领域
本发明是有关于一种半导体装置，特别有关于一种具有金属氧化物半导体场效应晶体管的半导体装置。
背景技术
在金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field effecttransistor，MOSFET)的半导体工艺中，当电子在电场中时，电子因漏极的正电位的吸引会加速而得到动能。举例而言，当金属氧化物半导体晶体管的通道长度缩短时，若施加的电压大小维持不变，则通道内的横向电场将会上升。当通道内的电子受到电场的加速后，电子的能量获得大幅提升。这些加速电子在通道与漏极接合的区域造成碰撞电离(impactionization)效应，碰撞电离产生的电子/空穴对会自漏极流向具有一电压的衬底而造成漏电流，称之衬底漏电流(Isub)，增大的衬底漏电流将会造成电路的失效，而影响装置的可靠度，造成此衬底漏电流的栅极电压称为开启状态击穿电压(BVon)。在另一种情况中，于将栅极、源极以及衬底接地(0V)，并将漏极接至一电压，使加速电子造成碰撞电离(impactionization)效应而造成衬底漏电流，而此时的漏极电压为关闭状态击穿电压(BVoff)。
对于金属氧化物半导体场效应晶体管来说，具有较高的开启状态击穿电压(BVon)、维持关闭状态击穿电压(BVoff)不变，以及降低衬底漏电流(Isub)是重要的目标，因此需要新的工艺方法或结构去改善上述的问题。
发明内容
本发明包括一种半导体装置，包括一半导体衬底；一第一阱以及一第二阱位于半导体衬底中；一通道区，位于第一阱以及第二阱之间且邻近半导体衬底的上表面；一第一隔离区以及一第二隔离区，分别位于第一阱以及第二阱上；一栅极介电层，介于第一隔离区以及第二隔离区之间的半导体衬底上；一栅极电极，具有一第一部分覆盖部分的栅极介电层且延伸至第一隔离区，以及一第二部分覆盖部分的栅极介电层且延伸至第二隔离区；一沟槽，分隔栅极电极的第一部分与第二部分且具有一第一宽度，并露出部分的栅极介电层，其中沟槽对应位于通道区与第一阱的边界上方；以及一第一掺杂区以及一第二掺杂区，分别位于第一隔离区以及第二隔离区远离栅极介电层的一侧。
通过实施本发明，可降低衬底漏电流，避免电路失效，增加半导体装置的可靠性。
附图说明
图1绘示根据一些实施例，于半导体衬底中形成第一阱以及第二阱。
图2绘示根据一些实施例，于第一阱以及第二阱上分别形成第一隔离区以及第二隔离区。
图3绘示根据一些实施例，实施一离子注入工艺，于第一阱与第二阱之间形成一通道区。
图4绘示根据一些实施例，形成栅极介电层于第一隔离区与第二隔离区之间的半导体衬底上。
图5绘示根据一些实施例，形成栅极电极，其具有第一部分以及第二部分。
图6绘示根据一些实施例，于第一隔离区上的第一部分的侧壁上以及第二隔离区上的第二部分的侧壁上形成第一间隙壁，以及于沟槽中形成并填满第二间隙壁，并形成第一掺杂区、第二掺杂区、第一电极以及第二电极。
附图标号
100 半导体装置
102 半导体衬底
103 图案化光刻胶
104、113 离子注入工艺
106 第一阱
108 第二阱
109 垫层
110 第一隔离区
112 第二隔离区
114 通道区
116 栅极介电层
118 栅极电极
118a 第一部分
118b 第二部分
120 沟槽
122 第一间隙壁
124 第二间隙壁
126 第一掺杂区
128 第二掺杂区
130 第一电极
132 第二电极
D1 第一距离
W1 第一宽度
W2 第二宽度
具体实施方式
以下针对本发明的半导体装置作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明的不同样态。以下所述特定的元件及排列方式尽为简单描述本发明。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。
此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图示的一个元件对于另一元件的相对关系。能理解的是，如果将图示的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。
在此，“约”、“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”、“大约”的含义。
请参照图1-图6，其绘示于不同的制造阶段形成的半导体装置100中的一个或多个结构。
请参照图1，形成一第一阱106以及一第二阱108于一半导体衬底102中。例如，可先实施一光刻工艺，于半导体衬底102上形成图案化光刻胶103，并露出部分的半导体衬底102，接着实施一离子注入工艺104，于未被图案化光刻胶103覆盖的半导体衬底102中形成第一阱106以及第二阱108，如图1所示，再移除图案化光刻胶103。根据一些实施例，半导体衬底102可为硅衬底。半导体衬底102亦可为元素半导体，包括锗(germanium)；化合物半导体，包括碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(galliumphosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indiumantimonide)；合金半导体，包括硅锗合金(SiGe)、磷砷镓合金(GaAsP)、砷铝铟合金(AlInAs)、砷铝镓合金(AlGaAs)、砷铟镓合金(GaInAs)、磷铟镓合金(GaInP)及/或磷砷铟镓合金(GaInAsP)或上述材料的组合。此外，半导体衬底102也可以是绝缘层上覆半导体(semiconductor on insulator)结构。在一实施例中，半导体衬底102为一P型半导体衬底，离子注入工艺104的剂量为约1×1013cm-2至2×1013cm-2，并使用磷、砷或其它的N型掺质进行离子注入工艺104。在另一实施例中，半导体衬底102也可为N型半导体衬底，并使用镓、硼或其它的P型掺质进行离子注入工艺104。
接着，请参照图2，于第一阱106以及第二阱108上分别形成第一隔离区110以及第二隔离区112。在一些实施例中，第一隔离区110与第二隔离区112为场氧化物，其可以硅局部氧化(Local Oxidation of Silicon，LOCOS)工艺或浅沟渠隔离(Shallow trenchisolation，STI)形成。例如，可于半导体衬底102上先形成图案化的垫层109，露出部分的第一阱106以及第二阱108，上述的垫层109可为垫氧化物层与垫氮化物层的堆叠层。接着，将垫层109作为遮罩，实施一热氧化工艺(未绘示)，于未被垫层109覆盖的第一阱106以及第二阱108上分别形成热氧化物，以作为第一隔离区110与第二隔离区112，如图2所示。在一些实施例中，热氧化工艺可以是干氧化工艺，于约900℃～1100℃的温度下持续约1～2小时，或是湿氧化工艺，于约900℃～1100℃的温度下持续约5～15分钟。在上述条件下形成的第一隔离区110与第二隔离区112的厚度介于约其后，移除垫层109。
请参照图3，实施一离子注入工艺113，形成一通道区114于第一阱106与第二阱108之间，且邻近于半导体衬底102的上表面。在一些实施例中，离子注入工艺113的剂量约为1×1012cm-2至7×1012cm-2。于本实施例中，以N型金属氧化物半导体晶体管的制作为例，离子注入工艺113是一高临界电压N型(high voltage threshold N-type，HVTN)离子注入工艺，且通道区114具有与第一阱106与第二阱108相同的导电型态。在一些实施例中，以N型金属氧化物半导体晶体管的制作为例，可使用磷、砷或其它的N型掺质进行离子注入工艺113。在此实施例中，由于通道区114是使用高临界电压N型离子注入工艺而形成于半导体衬底102中，因此半导体装置100也可称之为埋入式通道(buried channel)装置。在此实施例中，第一隔离区110距离第一阱106与通道区114的边界为第一距离D1，如图3所示。
接着，请参照图4，于第一隔离区110与第二隔离区112之间的半导体衬底102上形成一栅极介电层116。栅极介电层116可使用热氧化法形成，或者可先以化学气相沉积或物理气相沉积后将之图案化形成。栅极介电层116可包括介电材料如氧化硅、氮氧化硅、高介电常数材料、其他合适材料及/或上述的组合。上述的高介电常数材料例如为氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化铝、氧化铪-氧化铝合金及/或上述的组合或与其相似的材料。
请参照图5，形成一栅极电极118于部分的第一隔离区100、第二隔离区112、栅极介电层116上。首先，于半导体装置100上沉积一电极层(未绘示)。电极层可通过前述的化学气相沉积法、溅射法(sputtering)、电阻加热蒸发法、电子束蒸发法(electron beamevaporation，EB)或其它任何适合的沉积方式形成，例如，在一实施例中，可用低压化学气相沉积法(LPCVD)沉积形成非晶硅层或多晶硅层。在一些实施例中，电极层可包括掺杂多晶硅、金属、金属硅化物或上述的组合。接着实施一光刻以及刻蚀工艺，将电极层图案化为栅极电极118。在此实施例中，图案化后的栅极电极118包括由一沟槽120分隔开的一第一部分118a以及一第二部分118b，其中第一部分118a覆盖部分的栅极介电层116且延伸至第一隔离区110，第二部分118b覆盖部分的栅极介电层116且延伸至第二隔离区112，且沟槽120露出部分的栅极介电层116，如图5所示。在一些实施中，沟槽120对应位于通道区114与第一阱106的边界上。
在此实施例中，由于分隔开来的第一部分118a以及第二部分118b组成不连续的栅极电极118，因此在操作半导体电极100时，可降低该位置下通道区114中的通道控制能力，使得该处的感应通道宽度变得较窄，通过的电子通量以及速度下降，再者，由于沟槽120对应位于第一阱106与通道区114的边界上方，因此在边界上碰撞电离(impact ionization)产生的电子/空穴量减少，进而减低了衬底漏电流(Isub)，并且使半导体装置100具有较高的开启状态击穿电压(BVon)。再者，由于上述通道区114是形成于半导体衬底中，因此半导体装置100是一埋入式通道(buried channel)装置，在不连续栅极电极的存在时，半导体装置100仍可维持临界电压(threshold voltage，Vt)以及漏极饱和电流(Idsat)不变，并且具有改善衬底漏电流(Isub)的优点。在一些实施例中，沟槽120具有一第一宽度W1，其中第一宽度W1对前述第一距离D1(即，第一隔离区110到通道区114与第一阱106的边界的距离，如图3所示)的比例(W1/D1)为0.8～1.2。若该比例大于1.2，将影响栅极控制通道的能力，进而影响饱和电流，此外比例大于1.2也会因其开口无法被后续形成的第二间隙壁124(如图6所示)填满，造成后续工艺对通道的污染；若该比例小于0.8，将无法有效缩窄通道宽度，其衬底漏电流将无法改善。
接着，请参照图6，于第一隔离区110上的第一部分118a的侧壁上以及第二隔离区112上的第二部分118b的侧壁上分别形成第一间隙壁122，以及于沟槽120中形成并填满第二间隙壁124。先于半导体装置100上顺应性形成覆盖栅极电极118(第一部分118a与第二部分118b)、第一隔离区110、第二隔离区112以及半导体衬底102的一绝缘层(未绘示)。绝缘层可通过化学气相沉积法例如可为低压化学气相沉积法、低温化学气相沉积法、快速升温化学气相沉积法、等离子体辅助化学气相沉积法、原子层化学气相沉积法的原子层沉积法或其它适合的方法而形成。在一些实施例中，绝缘层可包括氧化硅、氮化硅、其组合或是与其相似的材料。接着于绝缘层进行非等向性(anisotropic)刻蚀工艺，例如等离子体刻蚀(plasma etching)或反应性(reactive ion etching，RIE)离子刻蚀工艺，并利用栅极电极118作为刻蚀停止层，在第一隔离区110上的第一部分118a的侧壁上以及第二隔离区112上的第二部分118b的侧壁上分别形成第一间隙壁122，并且于沟槽120中形成第二间隙壁124，如图6所示。在一些实施例中，沟槽120的第一宽度W1小于两倍的第一间隙壁122的一第二宽度W2(即，W1<2W2)，因此刻蚀工艺后，第二间隙壁124会填满整个沟槽120(如图6所示)，进而保护其下的栅极介电层116不受后续工艺的污染而影响半导体装置100的可靠性。
接着，形成第一掺杂区126、第二掺杂区128、第一电极130以及第二电极132，如图6所示。首先实施一重掺杂注入工艺(未绘示)，于露出的第一阱106与第二阱108中形成第一掺杂区126以及第二掺杂区128，如图6所示。在一些实施例中，重掺杂注入工艺的剂量为约1×1014cm-2至5×1015cm-2。在本实施例中，以N型金属氧化物半导体晶体管的制作为例，可使用磷、砷或其它的N型掺质进行重掺杂注入工艺。接着，实施一沉积工艺及刻蚀工艺，分别形成第一电极130以及第二电极132于第一掺杂区126以及第二掺杂区128上。在一些实施例中，第一掺杂区126为漏极区，第二掺杂区128为源极区。在另一些实施例中，可依照操作上的需求将第一掺杂区126视为源极区，将第二掺杂区128视为漏极区。在一些实施例中，栅极电极的第一部分118a以及第二部分118b可连接至相同电压源。在另一些实施例中，可依照操作上的需求将第一部分118a以及第二部分118b连接至不同电压源。
由于半导体装置100的不连续栅极电极具有被沟槽120分隔开的第一部分118a与第二部分118b，并且沟槽120对应位于第一阱106与通道区114的边界上方，可减低衬底漏电流(Isub)，并且提高半导体装置100的开启状态击穿电压(BVon)以及维持关闭状态击穿电压(BVoff)不变。再者，由于半导体装置100是一埋入式通道(buried channel)装置，在不连续栅极电极的存在时，半导体装置100可在维持临界电压(threshold voltage，Vt)不变的情况下降低漏极饱和电流(Idsat)，因此具有降低衬底漏电流(Isub)的优点。
虽然本发明的实施例及其优点已揭露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰，因此本发明的保护范围当视权利要求所界定者为准。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中普通技术人员可从本发明揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明使用。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。
Claims (12)
1.一种半导体装置，其特征在于，该半导体装置包括：
一半导体衬底；
一第一阱以及一第二阱，位于该半导体衬底中；
一通道区，位于该第一阱以及该第二阱之间且邻近该半导体衬底的上表面；
一第一隔离区以及一第二隔离区，分别位于该第一阱以及该第二阱上；
一栅极介电层，介于该第一隔离区以及该第二隔离区之间的该半导体衬底上；
一栅极电极，其具有一第一部分覆盖部分的该栅极介电层且延伸至该第一隔离区，以及一第二部分覆盖部分的该栅极介电层且延伸至该第二隔离区；
一沟槽，分隔该栅极电极的该第一部分与该第二部分且具有一第一宽度，并露出部分的该栅极介电层，其中该沟槽对应位于该通道区与该第一阱的边界上方；以及
一第一掺杂区以及一第二掺杂区，分别位于该第一隔离区以及该第二隔离区远离该栅极介电层的一侧。
2.如权利要求1所述的半导体装置，其特征在于，该第一隔离区距离该通道区与该第一阱的边界为一第一距离，且其中该第一宽度对该第一距离的比例为0.8～1.2。
3.如权利要求1所述的半导体装置，其特征在于，该半导体装置更包括：
一对第一间隙壁，分别位于该第一隔离区上的该栅极电极的该第一部分的侧壁上，以及位于该第二隔离区上的该第二部分的侧壁上，其中该第一间隙壁具有一第二宽度，且该第一宽度小于两倍的该第二宽度。
4.如权利要求3所述的半导体装置，其特征在于，该半导体装置更包括一第二间隙壁位于该沟槽内且填满该沟槽。
5.如权利要求1所述的半导体装置，其特征在于，该半导体衬底的导电型态为P型，且该第一阱与该第二阱的导电型态为N型。
6.如权利要求5所述的半导体装置，其特征在于，该第一掺杂区为一漏极区，该第二掺杂区为一源极区。
7.如权利要求5所述的半导体装置，其特征在于，该第一掺杂区为一源极区，该第二掺杂区为一漏极区。
8.如权利要求5所述的半导体装置，其特征在于，该通道区是通过N型离子注入工艺形成，且具有与该第一阱以及该第二阱相同的导电型态。
9.如权利要求1所述的半导体装置，其特征在于，该栅极电极的该第一部分与该第二部分连接至相同电压源。
10.如权利要求1所述的半导体装置，其特征在于，该栅极电极的该第一部分与该第二部分连接至不同电压源。
11.如权利要求1所述的半导体装置，其特征在于，该半导体装置更包括：
一第一电极以及一第二电极，分别位于该第一掺杂区以及该第二掺杂区上。
12.如权利要求1所述的半导体装置，其特征在于，该第一隔离区与该第二隔离区为场氧化物。
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