JP2005142475A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】 低濃度拡散層とゲート電極とのオーバーラップする長さを最適な寸法とし，素子の微細化を可能とする半導体装置及び半導体装置の製造方法を提供する。
【解決手段】 Ｐ型半導体層１０１上にゲート絶縁膜１０２を形成する工程と，ゲート絶縁膜１０２上に，少なくともドレイン電極形成予定側の一端部にスリット１０４を有するゲート電極１０３を形成する工程と，ゲート電極１０３をマスクとして，Ｎ型の不純物を選択的にＰ型半導体層１０１に注入する工程と，熱処理を施すことによって，不純物を活性化し，横方向の拡散によってスリット部とゲート電極の外側部とに注入された不純物領域を一体化してゲート電極の少なくともドレイン電極側でオーバーラップする一対のＮ型低濃度拡散層１０７を形成する工程と，ゲート電極１０３と離間して一対のＮ型高濃度拡散層１０８を形成する工程と，を含む。
【選択図】 図１

Description

本発明は，半導体装置，特に高耐圧仕様のＭＯＳトランジスタ及びその製造方法に関するものである。
従来の高耐圧ＭＯＳトランジスタにおいては，ゲート電極下の電界を緩和してホットキャリアの発生を抑制すべく，低濃度拡散層がゲート電極下にオーバーラップした構造を有している。以下に，従来の高耐圧ＭＯＳトランジスタの製法についてＮ型のＭＯＳトランジスタを例に，図３の工程断面図を用いて説明する。
Ｐ型半導体基板３０１上に公知の酸化またはＣＶＤ技術により酸化膜などの絶縁膜３０２を形成し，次いで，公知のフォトリソグラフィ技術によりレジストパタン３０３を形成した後，公知のイオン注入技術により，例えばリンなどのＮ型不純物をドーズ量６．０Ｅ＋１２ｃｍ−２程度打ち込み，次いで，公知の拡散技術により，前記Ｎ型不純物を活性化させ，ＭＯＳトランジスタにおけるソース，ドレイン電界の緩和層となるＮ型低濃度拡散層３０４を形成する（図３（ａ））。
次いで，レジストパタン３０３を除去し，公知のＣＶＤ技術により，絶縁膜３０２上にポリシリコン膜を堆積させた後，公知のフォトリソグラフィ及びエッチング技術を用い，ポリシリコン膜をパターニングし，ゲート電極３０５を形成する（図３（ｂ））。尚，このとき，ゲート電極３０５は絶縁膜３０２を介して，Ｎ型低濃度拡散層３０４の一部を約１．５μｍ程度覆う形で，低濃度拡散層がゲート電極下にオーバーラップした構造で形成されている。
次いで，公知のフォトリソグラフィ技術によりレジストパタンを形成した後，公知のイオン注入技術により，例えばＡｓなどのＮ型不純物をドーズ量１．０Ｅ＋１５ｃｍ−２程度打ち込み，ＭＯＳトランジスタのソース及びドレイン電極取り出しのためのＮ型高濃度拡散層３０６を形成する（図３（ｃ））。尚，このとき，Ｎ型高濃度拡散層３０６はゲート電極３０５と離間して形成されている。
以降，コンタクト形成，配線形成を経て，低濃度拡散層がゲート電極下にオーバーラップした構造の高耐圧ＭＯＳトランジスタが形成される。尚，コンタクト及び配線形成については公知の技術を用いており，図示していない。
また，ＭＯＳトランジスタの耐圧特性の改善のために，特許文献１にはソース及びドレイン電極取り出しのための高濃度層を任意で均一な位置に形成する方法について記載されており，特許文献２は低濃度層と高濃度層を所望の領域に自己整合的に形成する方法が記載されている。
特開平９−２０５２０５号公報 特開２００２−２８９８４５号公報
しかしながら，上記特許文献においては，ゲート電極を低濃度層に所望の長さでオーバーラップさせることについては触れられておらず，また，上記の従来技術に示したように形成された電界緩和のための低濃度拡散層とゲート電極がオーバーラップした構造の高耐圧ＭＯＳトランジスタの製造方法においては，低濃度拡散層を形成した後にゲート電極を形成する必要があり，フォトリソグラフィ技術を用いた場，低濃度拡散層形成のためのパターニングと，ゲート電極形成のためのパターニングとの合せ余裕を考慮して，低濃度拡散層とゲート電極とのオーバーラップする部分の寸法を決定する必要があったため，素子の微細化を妨げるといった問題があった。
そこで，本発明はこのような問題に鑑みてなされたものであり，その目的とするところは，ゲート電極と自己整合的に低濃度拡散層を形成することにより低濃度拡散層とゲート電極とがオーバーラップする部分に対してフォトリソグラフィ合せ余裕分の寸法を考慮する必要をなくし，高耐圧を有しながら，トランジスタサイズの縮小化を可能とする，新規かつ改良された半導体装置及び半導体装置の製造方法を提供することにある。
上記課題を解決するために，本発明のある観点によれば，半導体基板の第１導電型層上にゲート絶縁膜を形成する工程と，ゲート絶縁膜上に，少なくともドレイン電極形成予定側の一端部にスリットを有するゲート電極を形成する工程と，ゲート電極をマスクとして，第２導電型の不純物を選択的に第１導電型層に注入する工程と，熱処理を施すことによって不純物を活性化し，横方向の拡散によってスリット部に注入された不純物領域とその近傍のゲート電極の外側の領域に注入された不純物領域とを一体化してゲート電極の少なくともドレイン電極形成予定側の一側にゲート電極とオーバーラップする一対の第２導電型層を形成する工程と，第２導電型層内に，ゲート電極と離間してソース電極及びドレイン電極と各々接触を取るための一対の第２導電型の高濃度層を形成する工程と，を含むことを特徴とする半導体装置の製造方法が提供される。
ここで，ドレイン電極形成予定側とは，ゲート電極の両側にソース電極及びドレイン電極が形成される電界効果トランジスタの構造において，現時点ではドレイン電極が形成されていないが，後工程でドレイン電極を形成する予定となっている側という意味である。また，ゲート電極に第２導電型層がオーバーラップする構造とは，第１導電型層上にゲート酸化膜を介して形成されるゲート電極下部の第１導電型層の領域を狭めるように一対の第２導電型層がゲート電極下部に入り込み，ゲート電極端部が第２導電型層の上部に位置している構造を示している。
このように，端部にスリットを有するゲート電極を形成し，そのゲート電極をマスクにイオン注入を行い，活性化のための熱処理により横方向拡散を起こし，スリット部の不純物領域と近接するゲート外側の不純物領域とを一体化して第２導電型層を形成することにより，ゲート電極にオーバーラップする第２導電型層を自己整合的に形成することができる。
特に高耐圧ＭＯＳトランジスタにおいては，電界を緩和しホットキャリアの発生を防止するため，低濃度の拡散層がゲート電極とオーバーラップした構造とすることが必要である。従来のフォトリソグラフィを用いた方法では，ゲート電極と低濃度の拡散層である第２導電型層とがオーバーラップするために，合わせ精度を考慮して必要以上のオーバーラップ長（オーバーラップした部分の長さ）を取る必要があった。しかし本発明では自己整合的に所望のオーバーラップ長を取ることができるので，必要以上にオーバーラップさせる必要がなくなり，素子性能や信頼性を保ちながら寸法を微細化することができる。
高耐圧ＭＯＳトランジスタにおいて，特に問題となるドレイン電界緩和のためには，少なくともドレイン側のゲート電極と第２導電型層の充分なオーバーラップ長が必要であるので，スリットは少なくともゲート電極のドレイン側に形成して所望の長さだけオーバーラップさせることが望ましい。
また，ゲート電極と所望の長さでオーバーラップする第２導電型層を形成するために，スリット端からスリット近傍のゲート電極端の長さ，つまりゲート電極端部の長さは，スリット部に注入された不純物領域とゲート電極外側に注入された不純物領域とが熱処理による横方向拡散により一体化する長さに形成しておくことが好ましい。
上記製造方法により，半導体基板の第１導電型層内に離間して形成された一対の第２導電型層と，第１導電型層及び第２導電型層上に形成されたゲート絶縁膜と，ゲート絶縁膜上に，一対の第２導電型層を連結して少なくともドレイン電極側の一側がオーバーラップするように形成され，オーバーラップした第２導電型層端部の上部にはスリットを有するゲート電極と，第２導電型層内に，ゲート電極と離間してソース電極及びドレイン電極と各々接触を取るために形成された一対の第２導電型の高濃度層と，を備えることを特徴とする半導体装置が提供される。
本構造の第２導電型層においては，第２導電型層はスリット部に注入された不純物領域とゲート電極外側に注入された不純物領域とが一体化することにより形成されるが，ゲート電極のスリットより外側の電極端部の下部は境界部分であるので，濃度が他の部分より低濃度とすることができる。ゲート電極の両端部下の濃度を特に低くできることは，効果的に電界集中を抑制でき，ホットキャリアの発生を抑制することが可能となる。
以上詳述したように本発明によれば，ゲート電極を形成後に自己整合的に低濃度拡散層を形成することにより，低濃度拡散層とゲート電極とのオーバーラップした部分を所望の長さや濃度にかつ均一に形成することができ，従来のようにフォトリソグラフィ合せ余裕分の寸法を考慮する必要がなくなるので，高耐圧を有しながら，トランジスタサイズの縮小化を可能とする半導体装置及び半導体装置の製造方法を提供できるものである。
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
（第１の実施の形態）
ここでは第１の実施の形態として，Ｎ型のＭＯＳトランジスタを例に，その製造方法を図１の工程断面図，図２（ａ）の断面図及び図２（ｂ）の概略平面図を用いて説明する。まず，半導体基板の第１導電型層であるＰ型半導体層１０１上に，公知の酸化またはＣＶＤ法を用いてゲート絶縁膜となる酸化膜などの絶縁膜１０２を１０００Å程度形成する。
次いで，公知のＣＶＤ技術によりゲート電極材料となる，例えばポリシリコン膜を絶縁膜１０２上に堆積させた後，公知のフォトリソグラフィ工程及びエッチング工程を用いて，ポリシリコン膜をパターニングし，ゲート電極１０３を形成する。尚，このとき，ゲート電極１０３の少なくともドレイン電極形成予定側の一端にスリットを設ける。本実施の形態においては，ドレイン電極形成予定側だけでなく，ゲート電極１０３の両端にスリット１０４を形成した（図１（ａ））。
ここで，スリット１０４の幅Ｌ１は，例えば０．５ｕｍ程度に形成し，スリット１０４の端部からゲート電極１０３の端部までの長さＬ２は，例えば０．５ｕｍ程度となるように形成する。また，このスリット１０４は，図２（ｂ）の概略平面図を見てわかるようにゲート電極１０３を分断するように形成されたものではなく，後工程の低濃度拡散層を形成する領域のみに形成されており，図１（ａ）のスリット１０４より外側の電極端部１０５は，ゲート電極１０３の一部であり，一体化している。
次いで，公知のイオン注入技術により，ゲート電極１０３をマスクに自己整合的に，第２導電型の不純物として，例えばリンなどのＮ型不純物をドーズ量６．０Ｅ＋１２ｃｍ−２程度打ち込まれ，不純物注入領域１０６が形成される（図１（ｂ））。この時，ゲート電極１０３外部だけでなく，スリット１０４部分にもＮ型不純物が注入されている。
次いで，公知の拡散技術により，例えば，Ｎ２雰囲気中で１０００℃，１００分程度の熱処理を行うことにより，Ｎ型不純物を活性化させ，第２導電型層であるＮ型低濃度拡散層１０７を形成する（図１（ｃ））。このＮ型低濃度拡散層１０７は，ＭＯＳトランジスタにおけるソース及びドレイン電界緩和層となる。
ここで，Ｎ型低濃度拡散層１０７は，Ｐ型半導体層１０１の主表面に形成されるが，スリット１０４下に形成された不純物注入領域１０６とゲート電極１０３外部に形成された不純物注入領域１０６が，活性化処理のための熱処理によって横方向に拡散したことにより，一体化し，Ｎ型低濃度拡散層１０７となる。
こうして，ゲート電極１０３下にＮ型低濃度拡散層１０７がオーバーラップし，オーバーラップ長Ｌ３となるＮ型低濃度拡散層１０７がゲート電極１０３に自己整合的に形成される。オーバーラップ長Ｌ３は，スリット幅Ｌ１が約０．５ｕｍし，スリットからゲート電極端部までの長さＬ２が約０．５ｕｍであり，さらに横方向拡散を考慮して約１．３ｕｍ程度に形成される。
このオーバーラップ長Ｌ３は，素子の耐圧仕様に応じて設定すべきものであるが，スリット１０４の幅Ｌ１と，スリット１０４の端部からゲート電極１０３の端部までの長さＬ２から所望の値とすることができる。また，スリット１０４の端部からゲート電極１０３の端部までの長さＬ２は，熱処理による横方向の拡散により一体化する長さである必要があり，形成する不純物注入領域の深さや濃度などから決定することが好ましい。
次いで，例えば公知のフォトリソグラフィ工程によりレジストパタンを形成した後，公知のイオン注入技術により，例えばＡｓなどのＮ型不純物をドーズ量１．０Ｅ＋１５ｃｍ−２程度打ち込み，ＭＯＳトランジスタのソース電極及びドレイン電極と接触を取るための第２導電型の高濃度層であるＮ型高濃度拡散層１０８を形成して，図２（ａ）に示す素子断面構造を得る。尚，このとき，Ｎ型高濃度拡散層１０８はゲート電極１０３と離間して形成されている。
以降，コンタクト形成，配線形成を経て低濃度拡散層とゲート電極がオーバーラップした構造の高耐圧ＭＯＳトランジスタが形成される。尚，コンタクト及び配線形成については公知の技術を用いており，図示していない。
以上のように，第１の実施の形態によれば，ゲート電極と自己整合的にオーバーラップした低濃度拡散層を形成することが可能となり，低濃度拡散層とゲート電極とのオーバーラップ部分に関するフォトリソグラフィ合せ余裕分の寸法を考慮する必要がなくなった。つまり従来のように必要以上にオーバーラップ長を長く取らなくてよいので，トランジスタサイズの縮小化が可能となる。
（第２の実施の形態）
次に第１の実施の形態を用いて製造した半導体装置について第２の実施の形態として説明する。ここでは第１の実施の形態と同様にＮ型のＭＯＳトランジスタを例に，図２を用いて説明する。
半導体基板の第１導電型層であるＰ型半導体層１０１上にゲート絶縁膜である絶縁膜１０２が形成され，Ｐ型半導体層１０１内には電界緩和のための第２導電型層であるＮ型低濃度拡散層１０７が形成されている。ゲート電極１０３は両端にスリット１０４を有し，スリット１０４を含むゲート電極１０３両端部の領域でＮ型低濃度拡散層１０７がオーバーラップし，両側のＮ型低濃度拡散層１０７にまたがるように形成されている。本実施の形態においては，ゲート電極１０３の両端にスリット１０４を有し，ゲート電極１０３両側の領域でＮ型低濃度拡散層１０７がオーバーラップしているが，少なくともドレイン電極が形成される側の一端にスリットを有し，Ｎ型低濃度拡散層１０７がオーバーラップしていればよい。
さらに，Ｎ型低濃度拡散層１０７内には，ゲート電極１０３と離間して，ドレイン電極やソース電極（図示せず）との接触を取るためのＮ型高濃度拡散層１０８が形成されている。ここで，ゲート電極１０３のスリット１０４は，図２（ｂ）のようにＮ型低濃度拡散層１０７の領域のみに形成されている。ゲート電極１０３下の領域とＮ型低濃度拡散層１０７のオーバーラップ長やＮ型低濃度拡散層１０７の濃度は，素子の耐圧仕様から決めることが好ましい。
また，ゲート電極１０３に形成されたスリット１０４は，素子特性に悪影響を及ぼすことはなく，スリット１０４より外側の電極端部１０５の部分はトランジスタ動作中に，ゲート電極端部である電極端部１０５下のＮ型低濃度拡散層１０７の表面に電荷を蓄積させる方向に働くため，駆動能力の向上が可能となる。
さらに本実施の形態の特徴として，電極端部１０５下のＮ型低濃度拡散層１０７の濃度が，スリット１０４やゲート電極１０３より外側の部分などのその他の部分のＮ型低濃度拡散層１０７の濃度に比べて低くなっていることがあげられる。これは，電極端部１０５下においては第１の実施の形態の製造方法により不純物注入領域が熱処理により活性化される工程で，低濃度拡散層が横方向に拡散して一体化したためである。そのため，一体化した境界部分が他の部分よりも低濃度となっている。
一般的にゲート電極端部は，低濃度拡散層側からの横方向電界と，ゲート電極からの縦方向電界がぶつかる箇所であるため，最も電界集中が厳しくなるが，ゲート電極端部下の濃度を特に低くできることは，効果的に電界集中を抑制でき，ホットキャリアの発生を抑制することが可能となる。
こうして，第２の実施の形態の構造においては，耐圧仕様に見合ったゲート電極と低濃度拡散層のオーバーラップ長を有しており，さらにゲート電極下の両端部が特に低濃度となっているので，高い耐圧を保ち信頼性を向上しながら，微細化を可能にする構造を得ることができる。
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
本実施の形態においては，Ｎチャネル型のＭＯＳトランジスタについて説明したが，記載のＮ型，Ｐ型をすべて逆にすることにより，Ｐチャネル型ＭＯＳトランジスタについても同様に適用が可能である。
本発明は，半導体装置，特に高耐圧仕様のＭＯＳトランジスタ及びその製造方法に適用可能であり，特に高耐圧を維持しながら素子寸法の微細化が可能な半導体装置及びその製造方法に適用可能である。
第１の実施の形態による半導体装置の製造方法を示す工程断面図であり，（ａ）はゲート電極を形成した後の図であり，（ｂ）は不純物注入した後の図であり，（ｃ）はＮ型低濃度拡散層を形成した後の図である。 第２の実施の形態を示す半導体装置であり，（ａ）は素子部の概略断面図であり，（ｂ）は素子部の概略平面図である。 従来の半導体装置の製造方法を示す工程断面図であり，（ａ）はＮ型低濃度拡散層を形成した後の図であり，（ｂ）はゲート電極を形成した後の図であり，（ｃ）はＮ型高濃度拡散層を形成した後の図である。
符号の説明
１０１ Ｐ型半導体層
１０２ 絶縁膜
１０３ ゲート電極
１０４ スリット
１０５ 電極端部
１０６ 不純物注入領域
１０７ Ｎ型低濃度拡散層
１０８ Ｎ型高濃度拡散層

Claims (5)

  1. 半導体基板の第１導電型層上にゲート絶縁膜を形成する工程と，
    前記ゲート絶縁膜上に，少なくともドレイン電極形成予定側の一端部にスリットを有するゲート電極を形成する工程と，
    前記ゲート電極をマスクとして，第２導電型の不純物を選択的に前記第１導電型層に注入する工程と，
    熱処理を施すことにより，前記不純物を活性化し，前記スリット部に注入された不純物領域と前記ゲート電極外側部に注入された前記スリット近傍の不純物領域とを一体化し，前記ゲート電極の少なくともドレイン電極形成予定側の一側にオーバーラップする，一対の第２導電型層を形成する工程と，
    一対の前記第２導電型層内に，前記ゲート電極と離間し，ソース電極及び前記ドレイン電極と各々接触を取るための一対の第２導電型の高濃度層を形成する工程と，
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記スリット端から前記スリット近傍の前記ゲート電極端の長さは，前記スリット部に注入された不純物領域と前記ゲート電極外側部に注入された前記スリット近傍の不純物領域とが熱処理による横方向拡散により一体化する長さに形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 半導体基板の第１導電型層内に離間して形成された一対の第２導電型層と，
    前記第１導電型層及び一対の前記第２導電型層上に形成されたゲート絶縁膜と，
    前記ゲート絶縁膜上に一対の前記第２導電型層を連結するように，少なくともドレイン電極形成予定側の一側に前記第２導電型層とオーバーラップして形成され，オーバーラップした前記第２導電型層端部の上部にスリットを有するゲート電極と，
    一対の前記第２導電型層内に，前記ゲート電極と離間し，ソース電極及び前記ドレイン電極と各々接触を取るために形成された一対の第２導電型の高濃度層と，
    を備えることを特徴とする半導体装置。
  4. 前記第２導電型層は，前記スリット外側のゲート電極端部の下部で，他の部分より低濃度となっていることを特徴とする請求項３に記載の半導体装置。
  5. 前記第２導電型層と前記ゲート電極とのオーバーラップする長さは，素子耐圧に応じて決められることを特徴とする請求項３または４に記載の半導体装置。
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