KR20120041260A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20120041260A
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Abstract

본 발명은 게이트와 드레인 사이에서 생기는 전계 집중을 완화하는 고내압 트랜지스터를 제공한다.
본 발명은 반도체 기판 위에 게이트 절연막을 개재하여 형성된 제1 게이트 전극; 상기 반도체 기판 위에 상기 게이트 절연막을 개재하여 형성되며, 또한 상기 제1 게이트 전극의 측면에 절연성 스페이서를 개재하여 배열된 제2 게이트 전극; 상기 제1 및 제2 게이트 전극을 개재하도록 상기 반도체 기판 상에 형성된 소스 영역 및 드레인 영역; 및 상기 제1 게이트 전극의 하방의 상기 반도체 기판의 일부 영역을 개재하고, 상기 제2 게이트 전극과 상기 소스 영역 및 드레인 영역과 중첩되도록 형성된 전계 집중 완화 영역을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 고내압 트랜지스터에 관한 것이다.
트랜지스터는 제조 프로세스의 미세화가 진행하여 최근 더욱더 소형화되었다. 이것에 수반하여, 드레인 단부에 생기는 전계 집중을 회피하는 것이 요구되고 있다. 내압 특성이 요구되는 고압용 트랜지스터(예를 들면, 액정 디스플레이용 드라이버 회로에 이용되는 MOS 트랜지스터)에서 조차도, 제조 프로세스의 미세화가 진행됨으로써, 트랜지스터의 사이즈가 축소되었다. 한편, 게이트와 드레인간에 생기는 전계 집중의 개선이 기대되고 있다. 특히, 이 전계 집중에 의한 GIDL(Gate Induced Drain Leakage)의 개선이 요구되고 있다.
이 전계 집중을 개선하는 기술로서는, 게이트 전극 단부의 하방의 게이트 산화막을 채널 영역보다 두껍게 형성하는 기술(오프셋 LOCOS) 및 이러한 기술을 변형한 기술, 예를 들면, 드레인 고농도 영역은 물론 실리사이드 영역과 게이트 전극 사이에 오프셋 영역을 형성하는 기술이 알려져 있다(예를 들면, 특허 문헌 1 참조).
드레인 고농도 영역은 물론 실리사이드 영역과 게이트 전극 사이에 오프셋 영역을 형성하는 기술은 도 19를 참조하여 설명될 것이다.
도 19는 종래 기술에 따른 반도체 장치의 단면도이다. 이 종래 기술에 따른 반도체 장치에서, MOS 전계 효과 트랜지스터의 드레인 영역은 제1 도전형 반도체 기판(1)의 표면에 형성된 제2 도전형의 저농도 확산층(70); 상기 저농도 확산층(70)에 둘러싸여 있으며, 상기 저농도 확산층(70)의 외주로부터 소정 거리만큼 떨어져 내측에 형성된 제2 도전형의 고농도 확산층(130); 상기 고농도 확산층(130)에 둘러싸여 있으며, 상기 고농도 확산층(130)의 외주로부터 소정 거리만큼 떨어져 내측에 형성된 실리사이드층(120)을 포함한다. 실리사이드층(120)이 게이트 전극(90)상의 소정 영역의 상부로부터 고농도 확산층(130)의 소정 영역의 상부에 걸쳐서 형성된 오프셋 형성용 절연층(300)에 인접하여 배열됨으로써, 이 실리사이드층(120)은 게이트 전극(90)으로부터 소정 거리만큼 이격하여 형성된다. 구체적으로, 실리사이드층(120)에는 게이트 전극(90)상의 타 영역과 실리사이드층(120) 사이에 존재하는 오프셋 영역(도 19의 영역 B)이 형성되어 있다.
일본 특허 공보 제2004-47721호
그러나, 종래 기술에서는 오프셋 형성용 절연층을 형성하고 패터닝할 필요가 있다. 상층에 새로운 층이 패터닝되기 때문에, 포토리소그래피 공정의 가공 정밀도(예를 들면, 도 19의 "A" 및 "C"의 가공 정밀도. "A"는 게이트 전극(90)상의 실리사이드층(120)의 엣지 단부와 게이트 전극(90)의 단부간의 거리이며, 오프셋 형성용 절연층(300)과 게이트 전극(90)의 중첩 폭을 가리킨다. "C"는 소자 분리 영역(20)의 단부와 드레인 영역의 실리사이드층(120)의 단부 사이의 거리를 가리킨다)를 고려하여 트랜지스터의 사이즈를 크게 할 필요가 있다. 상층에 형성한 오프셋 형성용 절연층이 게이트 전극과 중첩될 경우에는, 게이트 전극에 불순물을 균일하게 도핑하는 것이 어렵게 된다. 따라서, 트랜지스터는 트랜지스터의 특성의 변동(예를 들면, 게이트 전극의 전기적인 변동)을 고려하여 설계되어야 한다.
본 발명은 이러한 사정에 감안하여 이루어진 것으로, 게이트와 드레인 사이에서 생기는 전계 집중을 완화하고, 보다 간단한 공정에 의해 제조될 수 있는 고압용 트랜지스터를 제공하는 것이다.
본 발명은 반도체 장치 및 그 제조 방법을 제공한다. 반도체 장치는 반도체 기판 위에 게이트 절연막을 개재하여 형성된 제1 게이트 전극; 상기 반도체 기판 위에 상기 게이트 절연막을 개재하여 형성되며, 상기 제1 게이트 전극의 측면에 절연성 스페이서를 개재하여 배열된 제2 게이트 전극; 상기 제1 및 제2 게이트 전극을 개재하도록 상기 반도체 기판 상에 형성된 소스 영역 및 드레인 영역; 및 상기 제1 게이트 전극의 하방의 상기 반도체 기판의 일부 영역을 개재하고, 상기 제2 게이트 전극과 상기 소스 영역 및 상기 드레인 영역과 중첩되도록 형성된 전계 집중 완화 영역을 포함한다.
반도체 장치는 반도체 기판 위에 게이트 절연막을 개재하여 형성된 제1 게이트 전극; 상기 반도체 기판 위에 상기 게이트 절연막을 개재하여 형성되며, 상기 제1 게이트 전극의 측면에 절연성 스페이서를 개재하여 배열된 제2 게이트 전극; 상기 제1 및 제2 게이트 전극을 개재하도록 상기 반도체 기판 상에 형성된 소스 영역 및 드레인 영역; 및 상기 제1 게이트 전극의 하방의 상기 반도체 기판의 일부 영역을 개재하고, 상기 제2 게이트 전극과 상기 소스 영역 및 상기 드레인 영역과 중첩되도록 형성된 전계 집중 완화 영역을 포함한다. 따라서, 제1 게이트 전극과 소스 영역 및 드레인 영역 사이의 거리를 크게 하고, 전계 집중 완화 영역을 통해 전계를 인가할 수 있다. 이 때문에, 게이트와 드레인 사이에 생기는 전계 집중을 완화할 수 있다.
게이트 전극을 형성하는 단계에서, 제1 게이트 전극과 소스 영역 및 드레인 영역 사이의 거리를 크게 하는 영역을 형성할 수 있다. 따라서, 상층에 새로운 층을 패터닝할 필요가 없다. 이 때문에, 본 발명은 보다 간단한 공정으로 제조할 수 있는 반도체 장치를 제공할 수 있다.
상층에 새로운 층을 패터닝할 필요가 없기 때문에, 반도체 장치는 포토리소그래피 공정동안 가공 정밀도의 영향을 거의 받지 않는다. 따라서, 본 발명은 보다 작은 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 장치를 도시한 개념적인 단면도이다.
도 2는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 공정도이다.
도 3은 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 공정도이다.
도 4는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 공정도이다.
도 5는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 공정도이다.
도 6은 종래 구조의 반도체 장치와 본 발명의 제1 실시 형태에 따른 반도체 장치의 평면도이다.
도 7은 본 발명의 제1 실시 형태의 변형예에 따른 반도체 장치의 개념적인 평면도이다.
도 8은 본 발명의 제2 실시 형태 및 제3 실시 형태에 따른 반도체 장치의 개념적인 평면도이다.
도 9는 본 발명의 제1 실시 형태에 따른 반도체 장치 및 제1 실시 형태에 따른 변형예 및 제3 실시 형태에 따른 반도체 장치의 성능을 설명하기 위한 개념적인 단면도이다.
도 10은 본 발명의 제1 실시 형태 및 제2 실시 형태에 따른 반도체 장치의 성능을 설명하기 위한 개념적인 단면도이다.
도 11은 본 발명의 제4 실시 형태에 따른 반도체 장치의 개념적인 평면도이다.
도 12는 본 발명의 제5 실시 형태 및 제6 실시 형태에 따른 반도체 장치의 개념적인 평면도이다.
도 13은 본 발명의 제1 실시 형태, 제4 실시 형태 및 제6 실시 형태에 따른 반도체 장치의 성능을 설명하기 위한 개념적인 단면도이다.
도 14는 종래 구조의 반도체 장치와 본 발명의 제1 실시 형태에 따른 반도체 장치의 전기적 특성을 나타낸 모식적인 그래프이다.
도 15는 본 발명의 제1 실시 형태에 따른 반도체 장치 및 제1 실시 형태에 따른 변형예의 전기적 특성을 나타낸 모식적인 그래프이다.
도 16은 본 발명의 제1 실시 형태 및 제2 실시 형태에 따른 반도체 장치의 전기적 특성을 나타낸 모식적인 그래프이다.
도 17은 본 발명의 제1 실시 형태 및 제4 실시 형태에 따른 반도체 장치의 전기적 특성을 나타낸 모식적인 그래프이다.
도 18은 본 발명의 제7 실시 형태에 따른 반도체 장치의 개념적인 단면도이다.
도 19는 종래 기술에 따른 반도체 장치의 개념적인 단면도이다.
반도체 장치는 반도체 기판 위에 게이트 절연막을 개재하여 형성된 제1 게이트 전극; 상기 반도체 기판 위에 상기 게이트 절연막을 개재하여 형성되며, 제1 게이트 전극의 측면에 절연성 스페이서를 개재하여 배열된 제2 게이트 전극; 제1 및 제2 게이트 전극이 개재되도록 상기 반도체 기판 상에 형성된 소스 영역 및 드레인 영역; 및 제1 게이트 전극 하방에서의 상기 반도체 기판의 일부 영역을 기재하도록 형성되며, 제2 게이트 전극과 상기 소스 영역 및 상기 드레인 영역과 중첩되도록 형성된 전계 집중 완화 영역을 포함한다.
여기서, 반도체 기판은 미리 불순물이 주입된 기판 뿐만 아니라, 하나 또는 복수의 영역에 불순물이 주입됨으로써 형성되는 소위 웰 영역을 갖는 기판도 포함한다. 절연성 스페이서는 전극의 측면이나 전극간의 간극(space)을 채우는 절연성 구조물을 의미한다. 예를 들면, 소위 측벽(sidewall)이 절연성 스페이서에 해당한다. 이 절연성 스페이서가 측벽과 동일한 기능을 갖는 구조물이라면, 그 재료는 특별히 한정되지 않는다.
전계 집중 완화 영역은 제1 게이트 전극의 하방에서의 반도체 기판의 일부 영역에 형성된 채널을 개재하도록 소스 영역과 드레인 영역에 각각 형성되는 영역을 의미한다. 이 전계 집중 완화 영역은 채널로부터 소스 영역 또는 드레인 영역까지의 반도체 기판의 영역을 의미한다. 이 영역의 일부분은 채널과 접하고, 이 영역의 나머지 부분은 소스 영역 또는 드레인 영역에 접한다. 이 전계 집중 완화 영역은 소스 영역 및 드레인 영역과 같은 도전형 불순물을 포함하고, 또한 채널과 상반된 도전형 불순물을 포함하도록 형성된다.
본 발명의 일 실시 형태에서, 제2 게이트 전극은 복수의 전극을 포함하고, 이 복수의 전극에는 그 사이에 절연성 스페이서가 배열되어 있다.
이 실시 형태에 따르면, 제1 게이트 전극과 소스 영역 및 드레인 영역 사이의 거리는 늘릴 수 있고, 제2 게이트와 소스 영역 및 드레인 영역 사이의 용량은 줄일 수 있다. 이 용량을 줄이기 위해, 상기 복수의 전극의 선폭은 제1 게이트 전극의 선폭보다 작게 할 수도 있다.
상기 복수의 전극에서의 절연성 스페이서는 그 폭이 0.3마이크론 이하일 수 있다. 스페이서는 예를 들면, 절연막으로 이루어진다. 스페이서의 폭이 0.3마이크론보다 큰 경우, 일반적인 막 두께의 두께(예를 들면, 0.05?0.15마이크론)보다이 절연막의 막 두께를 크게 할 필요가 있고, 제조 비용이 증가하게 된다. 따라서, 스페이서의 폭은 0.3마이크론 이하가 바람직하다.
본 발명의 일 실시 형태에서, 제2 게이트 전극은 그 선폭이 제1 게이트 전극의 선폭보다 크다.
이 실시 형태에 따르면, 제1 게이트 전극과 소스 영역 및 드레인 영역 사이의 거리를 보다 크게 할 수 있다. 따라서, 본 실시 형태는 고내압 용도에 적당한 트랜지스터를 제공할 수 있다.
이 실시 형태에서, 제2 게이트 전극은 또한 복수의 전극을 포함할 수 있으며, 이 복수의 전극은 그 사이에 서로 절연성 스페이서를 개재하여 배열될 수 있다. 또한, 상기 복수의 전극 각각의 선폭은 제1 게이트 전극의 선폭보다 작을 수 있다.
본 발명의 일 실시 형태에서, 제2 게이트 전극은 제1 게이트 전극의 드레인 영역측에 배열되며, 드레인 영역측에만 배열된다.
이 실시 형태에 따르면, 제1 게이트 전극과 드레인 영역 사이의 거리를 크게 하고, 제1 게이트 전극과 소스 영역 사이의 거리를 상대적으로 작게 할 수 있다. 따라서, 게이트와 드레인 사이에서 생기는 전계 집중을 완화하면서, 보다 작은 트랜지스터를 설계할 수 있다.
본 발명의 일 실시 형태에서, 상기 반도체 기판과 제1 및 제2 게이트 전극은 실리콘 재료로 형성되고, 제1 및 제2 게이트 전극과 상기 소스 영역 및 드레인 영역에는 각각 그 표면에 실리사이드층이 형성된다.
이 실시 형태에 따르면, 게이트 전극, 소스 영역 및 드레인 영역의 저항값은 작게 할 수 있다. 따라서, 전계 집중을 완화하면서, 트랜지스터의 저저항화 및 고속화를 실현할 수 있다.
본 발명의 일 실시 형태에서, 제1 게이트 전극은 제1 게이트 전극에 전위를 인가하는 신호 배선과 전기적으로 접속되고, 제2 게이트 전극은 제1 게이트 전극 및 신호 배선과 전기적으로 절연된다.
이 실시 형태에 따르면, 제2 게이트 전극은 상기 소스 영역 및 드레인 영역에 대하여 능동적인 작용을 미치지 않기 때문에, 게이트와 드레인간의 기생 용량이 증가하는 것을 고려할 필요가 없다. 따라서, 제1 게이트 전극과 소스 영역 및 드레인 영역 사이의 거리를 보다 크게 설정할 수 있다. 이러한 구성으로 인해, 보다 고내압 용도에 적합한 트랜지스터를 제공할 수 있다.
본 발명의 일 실시 형태에서, 제1 게이트 전극은 신호 배선과 전기적으로 접속되고, 제2 게이트 전극은 제1 게이트 전극 및 상기 신호 배선과 전기적으로 접속된다.
이 실시 형태에 따르면, 제1 게이트 전극에 제어 신호로부터의 전위가 인가되었을 때에, 제2 게이트 전극도 동일한 전위가 인가된다. 따라서, 전계 집중 완화 영역의 반도체 기판 표면측의 캐리어가 고농도화됨으로써, 트랜지스터의 저저항화 및 고속화를 실현할 수 있다.
본 발명의 일 실시 형태에서, 반도체 기판은, 상술한 본 발명에 따른 반도체 장치 외에, 상기 반도체 기판 위에 상기 게이트 절연막을 개재하여 형성되며, 측면에 절연성 스페이서를 구비한 게이트 전극; 게이트 전극이 개재되도록 상기 반도체 기판 상에 형성된 제2 소스 영역 및 드레인 영역; 및 상기 게이트 전극 하부의 상기 반도체 기판의 일부 영역을 개재하도록 형성되고, 제2 소스 영역 및 드레인 영역과 중첩되도록 형성된 제2 전계 집중 완화 영역을 포함하는 제2 반도체 장치를 더 포함한다.
이 실시 형태에 따르면, 전계 집중을 완화할 수 있는 고내압용 반도체와 저내압용 반도체는 동일한 반도체 기판 상에 형성될 수 있다. 따라서, 표시 장치에 적합한 반도체 기판이 제공될 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 포토레지스트막을 형성하고, 상기 포토레지스트막이 상기 반도체 기판 상의 소정 영역을 피복하도록 포토레지스트막을 패터닝하는 단계; 패터닝된 상기 포토레지스트막을 마스크로 사용하여, 상기 반도체 기판에 상기 반도체 기판이 갖는 도전형과 상반된 도전형 불순물을 주입하는 제1 불순물 주입 단계; 제1 불순물 주입 단계후, 상기 포토레지스트막을 제거하는 단계; 상기 포토레지스트막이 제거된 기판 상에 게이트 전극막을 형성하고, 상기 소정 영역에 상기 게이트 절연막을 개재하여 제1 게이트 전극이 배열되고, 제1 게이트 전극의 측면에 간극을 두고 상기 소정 영역 이외의 다른 영역에 제2 게이트 전극이 배열되도록, 상기 게이트 전극막을 패터닝하는 단계; 패터닝된 제1 및 제2 게이트 전극 상에 절연막을 형성하고, 이 절연막을 에치백하여, 제1 및 제2 게이트 전극의 측면과 제1 게이트 전극과 제2 게이트 전극 사이의 간극에 절연성 스페이서를 형성하는 단계; 및 제1 및 제2 게이트 전극과 상기 절연성 스페이서를 마스크로 사용하여, 상기 반도체 기판에 상기 불순물과 같은 도전형 불순물을 주입하는 제2 불순물 주입 단계를 포함한다.
본 발명의 반도체 장치를 제조하는 방법에 따르면, 게이트 전극을 형성하는 단계에서, 제1 게이트 전극과 제2 게이트 전극을 형성하고, 제1 게이트 전극 및 제2 게이트 전극과 상기 절연성 스페이서를 마스크로 사용하여, 소스 영역 및 드레인 영역을 형성한다. 따라서, 제1 게이트 전극과 소스 영역 및 드레인 영역 사이의 거리를 크게 하기 위해서, 상층에 새로운 층을 패터닝할 필요가 없다. 따라서, 보다 간단한 방법으로 고내압용 트랜지스터를 제조할 수 있다. 또한, 상층에 새로운 층을 패터닝할 필요가 없기 때문에, 포토리소그래피 공정의 가공 정밀도의 영향을 거의 받지 않음으로써, 보다 작은 반도체 장치를 제조할 수 있다.
본 발명의 반도체 장치를 제조하는 방법은 소자 분리법에 의해 제1 영역과 제2 영역으로 분리된 반도체 기판 상에 게이트 절연막을 형성하는 제1 게이트 절연막 형성 단계; 상기 게이트 절연막 상에 포토레지스트막을 형성하고, 상기 포토레지스트막이 상기 반도체 기판 위의 제1 영역의 소정 영역 및 상기 제2 영역을 피복하도록 상기 포토레지스트막을 패터닝하는 단계; 패터닝된 상기 포토레지스트막을 마스크로 사용하여, 상기 반도체 기판에 상기 반도체 기판의 도전형과 상반된 도전형을 갖는 불순물을 주입하는 제1 불순물 주입 단계; 상기 제1 불순물 주입 단계 이후에, 상기 포토레지스트막을 제거하는 단계; 상기 포토레지스트막을 제거한 후, 상기 제2 영역에서의 상기 게이트 절연막을 제거하고, 상기 제2 영역에 상기 게이트 절연막과 다른 제2 게이트 절연막을 형성하는 제2 게이트 절연막 형성 단계; 상기 제2 게이트 절연막이 형성된 기판 상에 게이트 전극막을 형성하고, 상기 제1 영역의 상기 소정 영역에 상기 게이트 절연막을 개재하여 제1 게이트 전극이 배열되고, 상기 제1 게이트 전극의 측면에 간극을 두고 상기 소정 영역 이외의 다른 영역에 제2 게이트 전극이 배열되며, 상기 제2 영역에 제3 게이트 전극이 배열되도록 상기 게이트 전극막을 패터닝하는 단계; 패터닝된 상기 게이트 전극막을 마스크로 사용하여, 상기 반도체 기판의 제2 영역에 상기 불순물과 동일한 도전형을 갖는 불순물을 주입하는 제2 불순물 주입 단계; 상기 제2 불순물 주입 단계 이후에, 상기 불순물이 주입된 상기 반도체 기판 상에 절연막을 형성하고, 상기 절연막을 에치백하여, 상기 제1 내지 제3 게이트 전극의 측면과 상기 제1 게이트 전극과 제2 게이트 전극 사이의 간극에 스페이서를 형성하는 단계; 및 상기 제1 내지 제3 게이트 전극과 상기 절연성 스페이서를 마스크로 사용하여, 상기 반도체 기판에 상기 불순물과 동일한 도전형을 갖는 불순물을 주입하는 제3 불순물 주입 단계를 포함한다.
본 발명의 반도체 장치의 제조 방법에 따르면, 게이트 전극을 형성하는 단계에서, 제1 게이트 전극 및 제2 게이트 전극 및 제3 게이트 전극을 형성하고, 제1 게이트 전극 및 제2 게이트 전극, 제3 게이트 전극 및 절연성 스페이서를 마스크로 사용하여, 소스 영역 및 드레인 영역을 형성한다. 따라서, 제1 게이트 전극과 소스 영역 및 드레인 영역 사이의 거리를 크게 한 고내압용 트랜지스터 및 저내압용 트랜지스터를 동일한 반도체 기판에 형성할 수 있다.
이하, 본 발명은 도면을 참조하여 이하 기술될 것이다.
(제1 실시 형태)
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치를 나타낸다. 도 1은 반도체 장치의 개념적인 단면도이다. 도 1에 도시된 바와 같이, 본 실시 형태에 따른 반도체 장치(1)는 P형 반도체 기판(1) 상에 게이트 산화막(6)을 개재하여 형성되는 게이트 전극(9A, 9B, 9C)과, 이 게이트 전극(9A, 9B, 9C)이 개재되도록 형성되는 N형 소스/드레인 영역(12); 및 게이트 전극(9A)의 하방의 반도체 기판(1)의 일부를 개재하도록 형성되어, 게이트 전극(9B, 9C) 및 N형 소스/드레인 영역(12)과 중첩되는 N형 드리프트 영역(7)을 포함한다.
본 실시 형태에 따른 반도체 장치(1)에서는, 반도체 기판(1)으로서, 실리콘 기판(1)이 이용되고 있다. 실리콘 기판에 P웰 영역(4A)이 형성되고, 이 영역내에 반도체 장치(1)가 형성되어 있다. 이 반도체 기판(1)에는, P형 또는 N형 불순물이 도핑된 하나 또는 복수의 영역이 형성된 기판을 이용하거나, P형 또는 N형 불순물이 소정의 농도에서 미리 도프된 기판을 이용해도 된다. 본 실시 형태에서는, 후술하는 실리사이드층(13)을 형성하기 위해서, 반도체 기판(1)으로서 실리콘 재료를 이용하고 있다. 그러나, 반도체 기판(1)의 재료로는 트랜지스터(반도체 장치)를 형성할 수 있는 재료라면 특별히 한정되지 않는다. 반도체 기판(1)은 실리콘 기판에 국한되지 않는다. 반도체 기판(1)은 예를 들면, 게르마늄과 같은 원소 반도체, 화합물 반도체(예를 들면, 실리콘 게르마늄), 글래스 기판 상에 적층된 다결정 실리콘 또는 아몰퍼스 실리콘으로 형성된 기판일 수도 있다.
도 1에 도시한 바와 같이, 게이트 산화막(6)은 상기 반도체 기판(1) 상에 형성되어 있다. 이 게이트 산화막(6)은 게이트 전극(9A, 9B, 9C)과 반도체 기판(1)을 전기적으로 절연하기 위해서, 게이트 전극(9A, 9B, 9C)의 하부에, 이 게이트 전극에 접하도록 형성되어 있다. 게이트 산화막(6)은 게이트 전극(9A, 9B, 9C)의 하부로부터 N형 소스/드레인 영역(12)의 측방까지 연장되어 있다.
게이트 산화막(6)은 실리콘 산화막으로 형성되어 있다. 이 게이트 산화막(6)은 게이트 전극과 반도체 기판을 전기적으로 절연할 수 있는 막이면 특별히 한정되지 않는다. 예를 들면, 게이트 산화막(6)은 실리콘 질화막과 같은 단층막이나, 실리콘 산화막과 실리콘 질화막으로 형성되는 적층막으로 형성될 수도 있다.
게이트 산화막(6)의 막 두께는 원하는 트랜지스터의 특성 또는 동작 전압에 따라 적절히 변경할 수 있다. 본 실시 형태에서, 게이트 산화막(6)은 본 실시 형태에 따른 반도체 장치가 고내압용 트랜지스터이기 때문에, 45nm의 두께를 갖는다. 고내압 용도에 이용하기 위한 트랜지스터로는 예를 들면, 30 내지 60nm의 두께를 갖는 것이 바람직하다.
도 1에 도시한 바와 같이, 게이트 전극(9A, 9B, 9C)은 상기 게이트 산화막(6) 상에 형성되고, 그 상부에 실리사이드층(13)이 형성되어 있다. 또한, 게이트 전극(9A, 9B, 9C)은 중앙에 있는 게이트 전극(9A)의 양편에 게이트 전극(9A)의 측면상의 측벽(11)을 개재하여 게이트 전극(9B, 9C)이 형성되도록 배열되어 있다.
게이트 전극(9A)은 트랜지스터의 소스와 드레인 사이에 흐르는 전류를 제어하기 위한 전극이며, 통상적인 트랜지스터의 게이트 전극에 상당한다. 특히, 게이트 전극(9A)은 이 게이트 전극(9A)의 하방에서의 반도체 기판의 소정 영역에 채널을 갖는다.
한편, 게이트 전극(9B, 9C)은 트랜지스터의 소스와 드레인 사이에 흐르는 전류를 적극적으로 제어하기 위한 전극은 아니지만, 일명 의사적인 게이트 전극이다. 특히, 이 게이트 전극(9B, 9C)은 후술하는 N형 드리프트 영역(7)에 전계를 인가함으로써 N형 드리프트 영역(7)의 전기적 저항을 변화시킬 수 있다. 이 게이트 전극(9B, 9C)의 아래쪽에는 채널이 존재하지 않는다.
게이트 전극(9A, 9B, 9C)은 그 측면에 측벽(11)을 구비한다. 이 측벽(11)에 의해, 게이트 전극(9A, 9B, 9C)은 서로 절연되어 있다. 상면 방향으로부터 알 수 있는 바와 같이, 쌍을 구성하는 N형 소스/드레인 영역(12) 사이의 영역(채널이 있는 영역)에서, 측벽(11)에 의해 게이트 전극(9A, 9B, 9C)은 서로 절연되어 있다.
상기한 바와 같은 게이트 전극(9A, 9B, 9C)의 구성을 채용하는 것에 의해, 게이트 전극(9A)은 트랜지스터의 소스와 드레인간에 흐르는 전류를 제어하는 게이트 전극으로서 기능할 수 있는 반면, 게이트 전극(9B, 9C)은 상술한 게이트 전극으로서의 기능을 수행할 수 없다. 특히, 게이트 전극(9B, 9C)은 트랜지스터의 소스와 드레인간의 전류를 적극적으로 제어하지 않게 된다. 후술하는 N형 드리프트 영역(7)과 채널 사이의 경계는 게이트 전극(9A) 측면 하방 부근에 형성되고, 게이트 전극(9B, 9C)으로부터 떨어져서 배열되어 있다. 따라서, 게이트 전극(9A)은 게이트 전극(9A)과 드레인간의 전계 집중을 완화시키지만, 게이트 전극(9B, 9C)은 게이트 전극(9A)과 드레인간의 전계 집중에 거의 영향을 주지 않는다. 이 때문에, 게이트 전극(9B, 9C)은 게이트 전극(9A)과 소스/드레인 확산 영역(12) 사이의 거리를 크게 하는 것에 기여한다. 또한, 게이트 전극(9A)과 드레인 사이에는 N형 드리프트 영역(7)을 통해 전계를 인가할 수 있다.
게이트 전극(9A, 9B, 9C)은 폴리실리콘막을 포함하며, 동일한 층으로 형성되어 있다. 본 실시 형태에서, 게이트 전극(9A, 9B, 9C)은 동일한 층, 즉 동일한 층으로 형성되어 있기에, 동일한 공정으로 형성될 수 있다. 따라서, 후술하는 N형 소스/드레인 확산 영역(12)의 형성시에, 오프셋 영역을 형성하기 위해 새로운 층을 패터닝할 필요가 없다.
이들 게이트 전극(9A, 9B, 9C) 상에 실리사이드층(13)을 형성하여 저저항화하는 것을 고려하여, 이들 게이트 전극은 실리콘 재료로 형성된다. 그러나, 실리사이드층(13)이 형성되지 않는다면, 이들 게이트 전극은 전극에 통상 이용되는 도전성 재료로 형성할 수도 있다. 예를 들면, 알루미늄, 구리, 금, 백금, 텅스텐, 탄탈, 티타늄 등의 금속 재료가 사용될 수 있다. 게이트 전극(9A, 9B, 9C)은 단층 구조 또는 복층 구조일 수 있다.
측벽(11)은 게이트 전극(9A, 9B, 9C)의 측면에 형성되고, 게이트 전극(9A)과 게이트 전극(9B, 9C) 사이의 간극을 채우기 위한 것이다. 본 실시 형태에서, 측벽(11)은 실리콘 산화막으로 형성되어 있다.
측벽(11)의 막 두께는 게이트 전극(9A)과 게이트 전극(9B, 9C) 사이의 간극을 매립하기 위해 간극의 1/2 이상이어야 한다. 따라서, 본 실시 형태에서, 측벽 (11)은 게이트 전극(9A)과 게이트 전극(9B, 9C) 사이의 간극 0.3마이크론에 대하여, 0.15마이크론 이상의 막 두께로 형성되어 있다. 측벽(11)이 게이트 전극(9A)과 게이트 전극(9B, 9C) 사이의 간극을 매립하기 때문에, 후술하는 N형 소스/드레인 확산 영역(12)의 형성시에, 게이트 전극(9A, 9B, 9C)과 측벽(11)은 오프셋 영역을 형성하기 위한 층으로서 기능할 수 있다.
또한, 측벽(11)의 재료로는 전극의 측면 또는 전극 사이의 간극을 매립하기 위한 절연성 재료, 즉, 측벽과 동일한 기능을 갖는 재료라면 특별히 한정되지 않는다. 예를 들면, 실리콘 질화막 등의 절연막을 이용해도 된다.
실리사이드층(13)은 게이트 전극(9A, 9B, 9C)의 표면에 형성되어 있다. 실리사이드층(13)은 게이트 전극을 저저항화하기 위해 형성되어 있다. 본 실시 형태에서, 실리사이드층(13)은 티타늄 실리콘(TiSi2)의 재료로 형성되어 있다. 본 실시 형태에서, 후술하는 N형 소스/드레인 영역(12) 상에도 실리사이드층(13)이 형성되어 있다. 실리사이드층(13)은 게이트 전극(9A, 9B, 9C)과 N형 소스/드레인 영역(12)을 실리콘 재료(실리콘, 폴리실리콘)으로 형성하고, 고융점 금속과 실리사이드 반응시킴으로써, 게이트 전극과 소스/드레인 영역 상에 자기 정합 방식으로 동시에 형성될 수 있다. 따라서, 게이트 전극(9A, 9B, 9C)과 N형 소스/드레인 영역(12)의 양측 상에 실리사이드층을 형성하는 것이 바람직하다. 게이트 전극(9A, 9B, 9C)과 N형 소스/드레인 영역(12) 상에, 동시에 실리사이드층(13)을 형성한다고 할지라도, 게이트 전극(9A, 9B, 9C)의 측면에 있는 측벽(11)에 의해, 게이트 전극(9A, 9B, 9C)과 N형 소스/드레인 영역(12) 사이에 전기적인 쇼트가 발생하지 않는다. 따라서, 게이트 전극과 소스/드레인 영역을 용이하게 저저항화할 수 있으며, 트랜지스터의 특성을 향상시킬 수 있는 이점이 있다.
실리사이드층(13)에는, 상술한 티타늄 실리콘(TiSi2) 이외에, 텅스텐이나 몰리브덴 등의 고융점 금속과 실리콘의 화합물(WSi2, MoSi2)과 코발트, 니켈, 백금 등의 귀금속과 실리콘의 화합물(CoSi2, NiSi2, PtSi2)을 이용해도 된다.
도 1에 도시한 바와 같이, N형 소스/드레인 영역(12)은 게이트 전극(9A, 9B, 9C)을 개재되도록, 게이트 전극(9A, 9B, 9C)이 형성되는 반도체 기판(1) 상에 형성되고, N형 드리프트 영역(7)은 게이트 전극(9A)의 하방의 반도체 기판(1)의 일부를 개재하고, 또한 게이트 전극(9B, 9C) 및 N형 소스/드레인 영역(12)과 중첩되도록 형성되어 있다.
N형 소스/드레인 영역(12)은 게이트 전극(9B)의 좌측(도 1)의 측벽(11)의 측면 하부와 소자 분리 영역(2) 사이의 반도체 기판(1) 상에 형성되어 있다. N형 소스/드레인 영역(12)은 게이트 전극(9C)의 우측(도 1)의 측벽(11)의 측면 하부와 소자 분리 영역(2) 사이의 반도체 기판(1) 상에 형성되어 있다. N형 소스/드레인 영역(12)의 표면에는 실리사이드층이 형성되어 있다.
본 실시 형태에서, N형 소스/드레인 영역(12)은 반도체 기판(1)(P형)과는 상반된 도전형인 N형 불순물을 반도체 기판에 도핑함으로써 형성된다. 특히, N형 소스/드레인 영역(12)은 N형 고농도 불순물(약 1×1015?1×1016cm-3)을 게이트 전극(9A, 9B, 9C)과 측벽(11)을 마스크로 사용하여, 반도체 기판에 이온 주입함으로써 형성된다. 이에 의해, 게이트 전극(9A, 9B, 9C)과 N형 소스/드레인 영역(12)에의 이온 주입이 동시에 행할 수 있음은 물론, 측벽(11)의 측면 하부와 소자 분리 영역(2)의 측면 사이에 N형 소스/드레인 영역(12)이 자기 정합 방식으로 형성될 수 있다.
본 실시 형태에서, 게이트 전극(9A)과 N형 소스/드레인 영역(12) 사이의 거리를 크게 하기 위해, 게이트 전극(9B, 9C)과 측벽(11)이 형성된다. 따라서, 게이트 전극(9A) 또는 N형 소스/드레인 영역(12)의 상층에 새로운 층을 형성할 필요가 없다. 이 때문에, 게이트 전극(9A, 9B, 9C)과 N형 소스/드레인 영역(12)에의 이온 주입의 장해가 되는 것이 없고, 이로써 균일한 이온 주입을 할 수 있다. 이것에 의해, 균일한 전기 특성을 갖는 게이트 전극(9A, 9B, 9C)과 N형 소스/드레인 영역(12)을 형성할 수 있다.
실리사이드층(13)은 게이트 전극과 마찬가지로 N형 소스/드레인 영역(12)을 저저항화하기 위해 형성된다. 도 1에 나타낸 실시 형태에서, 실리사이드층(13)은 티타늄 실리콘(TiSi2)의 재료로 형성되어 있다. 본 실시 형태에서는, 상술한 바와 같이, 게이트 전극과 소스/드레인 영역 상에 동시에 자기 정합 방식으로 실리사이드층을 형성할 수 있다.
N형 드리프트 영역(7)은 게이트 전극(9A)의 하방의 반도체 기판(1)의 일부를 개재하도록, 특히, N형 드리프트 영역(7)은 채널의 양측에 형성되어 있다. N형 드리프트 영역(7)은 게이트 전극(9B, 9C)의 아래쪽에 게이트 산화막(6)을 개재하여 게이트 전극(9B, 9C)과 중첩되어 형성된다. N형 드리프트 영역(7)은 N형 소스/드레인 영역(12)과 접하며 그 동일 영역(12)과 중첩되도록 형성되어 있다.
N형 드리프트 영역(7)은 반도체 기판(1)(P형)과는 상반된 도전형인 N형 불순물을 반도체 기판에 도핑함으로써 형성된다. N형 불순물의 농도는 N형 드리프트 영역(7)이 접하는 N형 소스/드레인 영역(12)의 불순물의 농도보다도 낮다. 예를 들면, 본 실시 형태에서, N형 드리프트 영역(7)은 약 3×1012?1.2×1013cm-3의 농도를 갖는 N형 불순물을 이온 주입함으로써 형성된다. N형 드리프트 영역(7)은 N형 소스/드레인 영역(12)에 접하는 것을 통해 전기적으로 접속됨으로써, 전계 집중을 완화시킨다. N형 드리프트 영역(7)이 게이트 전극(9B, 9C)의 아래쪽에 게이트 산화막(6)을 개재하여 이들 전극들과 중첩되도록 형성됨으로써, 게이트 전극(9A)과 N형 소스/드레인 영역(12) 사이의 거리를 크게 할 수 있다. 따라서, N형 소스/드레인 영역(12)과 게이트 전극(9A) 사이에 생기는 전계 집중을 완화할 수 있다.
도 1에 도시한 바와 같이, N형 소스/드레인 영역(12)은 층간 절연막(14)에 형성된 컨택트 전극(15)을 개재하여 금속 배선(16)에 접속되어 있다. 이 금속 배선(16)로부터 소스/드레인으로 전류가 공급되어, 게이트 전극(9A)이 전류를 제어한다. 이로써, 트랜지스터(반도체 장치)는 그 기능을 수행할 수 있다.
(제조 방법)
다음으로, 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 대해서 설명한다. 도 2, 도 3, 도 4, 도 5는 본 실시 형태에 따른 반도체 장치의 제조 방법의 각 단계에서의 반도체 기판의 단면도를 나타낸다. 이들 도면은 제1 실시 형태에서 설명한 고내압 nMOS 트랜지스터와 저내압 nMOS 트랜지스터가 동일한 반도체 기판 상에서 제조될 경우의 제조 방법을 나타내고 있다. 이들 도면에서, 좌측은 고내압용 MOS 트랜지스터 형성 영역(50)을 나타내고, 우측은 저내압용 MOS 트랜지스터 형성 영역(60)을 나타낸다.
도 2의 (a)에 도시한 바와 같이, P형 반도체 기판(1) 상에 주지의 STI 기술(Shallow Trench Isolation) 또는 LOCOS(Local Oxidation of Silicon)을 이용하여 소자 분리 영역(2)을 깊이 0.3?1.0마이크론으로 형성한다. 2개의 소자 분리 영역(2) 사이의 영역은 활성 영역으로 된다. 도 2의 (a)에 도시한 바와 같이, 도면의 좌측과 중앙의, 2개의 소자 분리 영역(2) 사이의 영역은 고내압용 nMOS 트랜지스터가 형성되는 활성 영역(50)이 되고, 도면의 중앙과 우측의, 2개의 소자 분리 영역(2) 사이의 영역은 저내압용 nMOS 트랜지스터가 형성되는 활성 영역(60)이 된다.
다음으로, 도 2의 (b)에 도시한 바와 같이, 2개의 소자 분리 영역(2)의 사이에 있는 활성 영역에 패드 산화막(3)을 막 두께 5?20nm로 형성하고, 다음으로, 주지의 포토리소그래피 기술, 이온 주입 기술 및 어닐링 기술을 이용하여 패드 산화막(3)의 하측에, 고내압용 P형 웰 영역(4) 및 저내압용 P형 웰 영역(5)을 각각 형성한다.
다음으로, 도 2의 (c)에 도시한 바와 같이, 고내압용 게이트 산화막(게이트 절연막)(6) 및 N형 드리프트 영역(7)을 형성한다.
우선, 800?1000℃의 산소 분위기 속에서, 고내압용 게이트 산화막(게이트 절연막)(6)을 막 두께 30?60nm로 형성한다. 이 산소 분위기는, 예를 들면, 산소, 질소-함유 산소, 할로겐계 첨가 산소(HCI 또는 DCE(dicycloethylene))를 이용한다. 고내압용 게이트 산화막(6)의 막 두께는 트랜지스터의 동작 범위에 따라서 결정된다.
다음으로, 주지의 포토리소그래피 기술을 이용하여 고내압용 P형 웰 영역(4)상에, 전계 완화 확산층으로서 기능하는 N형 드리프트 영역(7)을 패터닝하여 형성한다. 예를 들면, 주입 에너지가 80?150keV, 도우즈량이 3×1012?1.2×1013(ions/cm2)에서, N형 불순물인 인(P)을 이온 주입함으로써, N형 드리프트 영역(7)이 형성된다. 이 N형 드리프트 영역(7)은 고내압용 nMOS 트랜지스터에서 전계 집중 완화 영역으로서 기능하며, 후술하는 게이트 전극의 하부에 상당하는 고내압용 P형 웰 영역(4)의 일부를 개재하도록 배열된다. 이 영역은 게이트 전극의 하부의 채널 영역에 대응한다.
다음으로, 도 3의 (d)에 도시한 바와 같이, 저내압 트랜지스터용 게이트 산화막(8)을 형성한다. 우선, 저내압용 MOS 트랜지스터 형성 영역(60)으로부터 고내압용 게이트 산화막(6)을 제거한다. 다음으로, 저내압용 MOS 트랜지스터 형성 영역(60) 상에, 저내압 트랜지스터용 게이트 산화막(8)을 막 두께 3?8nm로 형성한다. 이 저내압 트랜지스터는 예를 들면, 1.8?3.3V로 동작하는 트랜지스터이며, 게이트 산화막(8)의 막 두께는 동작 범위를 고려해서 결정한다.
다음으로, 도 3의 (e)에 도시한 바와 같이, 게이트 전극(9A, 9B, 9C, 9H)을 형성한다.
우선, 고내압용 MOS 트랜지스터 형성 영역(50) 및 저내압용 MOS 트랜지스터 형성 영역(60)의 양쪽영역, 즉, 전체면에 게이트 전극용 폴리실리콘막을 150?350nm의 막 두께로 적층한다.
다음으로, 주지의 포토리소그래피 기술에 의한 소정의 레지스트 패턴을 이용함으로써, 고내압용 nMOS 트랜지스터의 게이트 전극(9A, 9B, 9C) 및 저내압용 nMOS 트랜지스터의 게이트 전극(9H)을 동시에 형성한다. 이 레지스트 패턴의 이용에 의한 게이트 전극은 도 2의 (c)에 나타난 공정에서 형성한 N형 드리프트 영역(7)이 게이트 전극(9A)의 하부의 양측에 배열되는 패턴으로 형성된다. 포토리소그래피 기술의 가공 정밀도를 고려하여, 게이트 전극(9A)과 N형 드리프트 영역(7)을 하부에 구비하는 게이트 전극(9B, 9C) 사이의 간극이 0.3㎛ 이하가 되도록 패턴이 형성된다.
다음으로, 도 3의 (f)에 도시한 바와 같이, LDD 영역(10) 및 측벽(11)을 형성한다.
우선, 고내압용 MOS 트랜지스터 형성 영역(50)은 레지스트 패턴으로 피복하고, 저내압용 MOS 트랜지스터 형성 영역(60)의 게이트 전극(9H)과 소자 분리 영역(2)은 마스크로서 이용한다. 이러한 상태에서, 주지의 포토리소그래피 기술을 이용하여 자기 정합 방식으로 저내압용 트랜지스터의 LDD 영역(10)(LDD: Lightly Doped Drain)을 형성한다. 예를 들면, LDD 영역(10)의 형성하기 위해 N형 불순물인 인(P)을 이용한다.
다음으로, 고내압용 MOS 트랜지스터 형성 영역(50)을 피복하고 있는 레지스트 패턴을 제거하고나서, 고내압용 MOS 트랜지스터 형성 영역(50) 및 저내압용 MOS 트랜지스터 형성 영역(60) 상에 절연막을 적층한다. 적층된 절연막, 게이트 산화막(6) 및 게이트 산화막(8)을 에치백하여, 게이트 전극(9H) 상에 측벽(11)을 자기 정합 방식으로 형성한다. 이 공정에서, 고내압용 nMOS 트랜지스터 형성 영역(50)의 게이트 전극(9A, 9B, 9C) 상에도 유사한 측벽(11)이 형성된다. 특히, 게이트 전극(9B, 9C)의 측면에 측벽(11)이 형성되고, 게이트 전극(9A)과 게이트 전극(9B, 9C) 사이의 간극은 측벽(11)을 형성하는 절연막으로 채워진다. 측벽(11)을 형성하는 절연막의 막 두께는 게이트 전극(9A)과 게이트 전극(9B, 9C) 사이의 간극의 1/2 이상의 막 두께가 필요하다.
도 4의 (g)에 도시한 바와 같이, 이온 주입 기술을 이용하여 게이트 전극(9A, 9B, 9C, 9H), 측벽(11) 및 소자 분리 영역(2)을 마스크로 사용하여, 자기 정합 방식으로 N형 소스/드레인 영역(12)을 형성한다. 예를 들면, 주입 에너지가 40keV, 도우즈량이 1×1015?1×1016(ions/cm2)인 조건에서 N형 불순물인 비소(As)를 이온 주입하여 전극(16)에 전류를 유입시키기 위해 고농도 N형 소스/드레인 영역을 형성한다.
이 이온 주입의 공정에서, N형 소스/드레인 영역(12) 외에, 게이트 전극(9A, 9B, 9C, 9H)에도 N형 불순물이 주입되어, 그 저항값이 제어된다. 본 실시 형태에서는, N채널 트랜지스터를 일례로 하여 설명한다. 그러나, P+ 영역(기판 컨택트) 또는 PMOS와, N채널 트랜지스터가 동일한 반도체 기판 상에서 제조될 경우에는, 주지의 포토리소그래피를 이용하게 된다.
다음으로, 열처리를 통해, 이온 주입에 의해 주입한 불순물의 활성화를 행한다. 예를 들면, 열확산로를 이용하여, 800?900℃의 온도에서 약 10?20분 동안 어닐링을 행하거나, 900?1050℃의 온도에서 약 10?60초 동안 RTA 처리를 행함으로써, 불순물의 활성화를 행한다.
다음으로, 도 4의 (h)에 도시한 바와 같이, 게이트 전극(9) 및 N형 소스/드레인 확산 영역(12)에 저저항의 실리사이드층(13)을 자기 정합 방식으로 형성한다.
우선, 소정의 HF계 약액에 의해, 표면에 노출되어 있는 도전막(게이트 전극(9) 및 N형 소스/드레인 확산 영역(12))상의 절연막을 제거한다. 그리고, 고내압용 nMOS 트랜지스터 형성 영역(50) 및 저내압용 nMOS 트랜지스터 형성 영역(60)의 양쪽 영역, 즉, 전체면에, 고융점 금속, 예를 들면, Ti를 스퍼터링 방법 또는 CVD법으로 적층하고, 400?700℃의 온도에서 약 30?90초 동안 RTA 처리(Rapid Thermal Annealing)을 행한다. 이러한 공정에 의해, 도전막(N형 소스/드레인 확산 영역(12)의 Si 및 게이트 전극(9)의 폴리실리콘(PolySi))과 고융점 금속 사이에 실리사이드 반응이 발생한다. 이 고융점 금속은 Ti외에 Co 또는 Ni이 사용될 수도 있다.
다음으로, 소자 분리 영역(2)의 표면 및 측벽(11) 표면에 있는 미반응 고융점 금속(예를 들면, Ti)은 H2SO4계 약액에 의해 제거된다. 또한, 층 전이를 행하여, 실리사이드층(13)을 형성한다. 예를 들면, 600?900℃의 온도에서, 약 20?40초 동안 RTA 처리하여, 층 전이를 행하여, 저저항의 실리사이드층(13)을 형성한다.
다음으로, 도 5의 (i)에 도시한 바와 같이, 층간 절연막(14)을 개재하여 전극(16)을 형성한다. 우선, 층간 절연막(14)을 CVD법에 의해 형성하고, 다음으로,이 층간 절연막(14)의 일부를 개구하여 컨택트 홀(15)을 형성한다. 주지의 기술로 컨택트 홀(15)을 금속으로 매립하고, 층간 절연막(14)상에 금속막을 적층한다. 이 금속막을 패터닝하여 전극(16)을 형성한다. 이러한 공정에 의해, N형 소스/드레인 확산 영역(12) 상의 저저항의 실리사이드층(13)과 전극(16)이 접속된다. 따라서, 본 실시 형태에 따른 반도체 장치가 완성된다.
본 실시 형태에서는, N채널 트랜지스터를 일례로 들어 설명했다. 그러나, P채널 트랜지스터에 대해서도, 전체 영역의 불순물 타입을 바꾸는 것에 의해, 본 발명에 채용할 수 있다.
(제1 실시 형태의 형상)
다음으로, 본 발명의 제1 실시 형태에 따른 반도체 장치의 평면적 형상에 대해서 설명한다.
도 6은 종래 구조의 반도체 장치와 본 발명의 제1 실시 형태에 따른 반도체 장치를 나타낸다. 도 7은 제1 실시 형태에 따른 반도체 장치의 변형예를 나타낸다. 도 14 및 도 15는 이들 장치의 전기적 특성을 나타낸다. 도 6 및 도 7은 이들 반도체 장치의 개념적인 평면도이다. 도 6의 (R)은 종래의 반도체 장치의 구조를 나타내고, 도 6의 (A)는 제1 실시 형태에 따른 반도체 장치의 구조를 나타낸다. 도 7의 (A1)은 제1 실시 형태에 따른 변형예의 구조를 나타내고, 도 7의 (A2)는 제1 실시 형태에 따른 다른 변형예의 구조를 나타낸다. 도 14는 종래 구조의 반도체 장치와 제1 실시 형태에 따른 반도체 장치의 소스/드레인 내압 특성을 도시하는 그래프이다. 도 15는 제1 실시 형태에 따른 반도체 장치와 그 변형예의 소스/드레인 내압 특성을 도시하는 그래프이다. 도 14 및 도 15에서, 횡축은 소스/드레인간의 전압을 나타내고 종축은 드레인 전류(대수로 표시됨)를 나타낸다.
우선, 도 6을 참조하여 종래 구조의 반도체 장치의 평면적 형상과 제1 실시 형태에 따른 반도체 장치의 평면적 형상에 대해서 설명한다.
도 6의 (R)에 도시된 바와 같이, 종래의 반도체 장치는 게이트 전극(9), 게이트 전극(9)의 양측에 형성된 소스측 실리사이드층(13S) 및 드레인측 실리사이드층(13D), 및 소스측 실리사이드층(13S) 또는 드레인측 실리사이드층(13D)과 컨택트 전극(15)을 개재하여 접속된 금속 배선(16)을 포함한다. 소스측 실리사이드층(13S)과 드레인측 실리사이드층(13D)의 하측에는 소스/드레인 확산 영역(12)(도시 생략)이 형성되고, 이 소스/드레인 확산 영역(12)의 아래쪽에는 소스/드레인 확산 영역(12)에 접하여, 게이트 전극(9)의 측면의 하측에 걸쳐서 드리프트 영역(7)(도시 생략)이 형성되어 있다. 게이트 전극(9)은 전위를 인가하여 제어하는 신호 배선과 전기적으로 접속되어 있다(도시 생략).
한편, 제1 실시 형태에 따른 반도체 장치에서, 도 6의 (A)에 도시된 바와 같이, 게이트 전극(9)의 형상은 종래 구조와 상이한다. 특히, 제1 실시 형태에 따른 반도체 장치의 게이트 전극(9)은 쌍을 이루고 있는 2개의 소스/드레인 확산 영역(12)사이의 중앙에 있는 제1 전극(9A)과 중앙에 있는 전극과 간극을 두고 양측에 형성된 제2 전극(9B, 9C)을 포함한다. 제1 전극(9A)과 제2 전극(9B, 9C)은 소스/드레인 확산 영역에 의해 개재된 영역의 외측에서 서로 접속되어 있다. 바꾸어 말하자면, 게이트 전극(9)은 소스/드레인 확산 영역에 의해 개재된 영역의 외측에서, 제1 전극(9A)과 제2 전극(9B, 9C)으로 분기된 구조를 구비하고 있으며, 제1 전극(9A)과 제2 전극(9B, 9C)은 브릿지(9S)와 접속되어 포크 형상을 형성한다. 이 포크 형상의 전극들 사이의 간극은 측벽(도시 생략)으로 매립되어 있다. 도 6의 (A)의 X-X를 따라 절단된 단면은 도 1의 단면도에 대응한다.
도 14에 도시한 바와 같이, 종래 구조의 반도체 장치는, 소스/드레인간의 전압을 증가시킬 때, 도 14의 횡축 중앙 부근으로부터 드레인 전류가 서서히 증가한다. 한편, 제1 실시 형태에 따른 반도체 장치는, 소스/드레인간의 전압을 증가시킨다고 할지라도, 도 14의 횡축의 우측 부근까지 그렇게 많이 드레인 전류가 증가하지 않는다. 이것은 후술되는 이유 때문이라고 생각된다. 제1 실시 형태에 따른 반도체 장치에서, 종래 구조의 반도체 장치와 비해, 제1 게이트 전극과 소스/드레인 확산 영역 사이의 거리는 크고, 제1 게이트 전극으로부터 소스/드레인 확산 영역에 드리프트 영역(7)을 통해서 전계를 인가한다. 따라서, 게이트와 드레인 사이에서 생기는 전계 집중에 의한 GIDL(Gate Induced Drain Leakage)이 향상된다.
종래 구조의 반도체 장치와 제1 실시 형태에 따른 반도체 장치에서, 소스와 드레인간의 전압이 증가될 때, 소스와 드레인간의 전압에 무관하게 다량의 드레인 전류가 흐르는 전압 영역이 있다. 도 14로부터, 제1 실시 형태에 따른 반도체 장치에서, 종래 구조의 반도체 장치와 비해, 이 영역이 형성되는 소스와 드레인간의 전압값이 높다는 것이 발견된다. 특히, 제1 실시 형태에 따른 반도체 장치는 내압 특성면에서 우수하다.
중앙에 있는 제1 전극(9A)과 제1 전극(9A)의 양측에 형성된 제2 전극(9B, 9C)이 소스/드레인 확산 영역에 의해 개재된 영역의 외측에서 서로 접속되어 있는 제1 실시 형태에 따른 반도체 장치에서, 제1 전극(9A) 외에, 제2 전극(9B, 9C)에도 전압이 인가된다. 따라서, 제2 전극의 아래쪽에 있는 드리프트 영역(7)에 제2 전극(9B, 9C)에 의한 전계가 생성됨으로써, 드리프트 영역(7)의 전기적 저항이 감소된다.
(제1 실시 형태에 따른 변형예)
다음으로, 도 7을 참조하여 제1 실시 형태에 따른 변형예에 대해서 설명한다. 도 7의 (A1)에 도시된 바와 같이, 제1 실시 형태에 따른 변형예는 도 6의 (A)에 도시되는 제1 실시 형태에 따른 반도체 장치와 각 구성 요소가 같은 위치 관계에 있다(예를 들면, 제1 전극(9A)의 아래쪽에 채널 영역이 있다). 그러나, 변형예에서, 소스/드레인 확산 영역(12)사이의 중앙 부근에 있는 제1 전극(9A)과 이 제1 전극(9A)으로부터 간극을 두고 양측에 형성된 제2 전극(9B, 9C)의 형상은 상이하다. 특히, 변형예의 제2 전극(9B, 9C)은 그 선폭이 도 6의 (A)에 나타낸 실시 형태의 선폭보다 크다. 도 7의 (A2)에 나타낸 다른 변형예의 반도체 장치는 제1 실시 형태에 따른 반도체 장치 및 제1 실시 형태에 따른 변형예와 같은 구조를 갖는다. 그러나, 제2 전극(9B, 9C)은 제1 실시 형태에 따른 반도체 장치 및 제1 실시 형태에 따른 변형예의 반도체 장치의 제2 전극보다도, 그 선폭이 크다. 도 7의 (A2)에 나타낸 다른 변형예의 반도체 장치에서는, 중앙에 있는 제1 전극(9A)의 선폭보다도 제1 전극(9A)의 양측에 형성된 제2 전극(9B, 9C)의 선폭이 크다.
제1 실시 형태에 따른 변형예(도 7의 (A1))와 제1 실시 형태에 따른 반도체 장치(도 6의 (A))를 비교하면, 도 15에 도시된 바와 같이, 제1 실시 형태에 따른 변형예의 반도체 장치가 내압 특성면에서 우수하다. 특히, 도 15의 소스/드레인 내압 특성으로부터, 제1 실시 형태에 따른 반도체 장치보다 제1 실시 형태에 따른 변형예에서, 소스와 드레인간의 전압에 무관하게, 다량의 드레인 전류가 흐르는 전압영역에서의 전압값이 더 높다는 것이 발견되었다.
이것은 후술하는 이유 때문이라고 생각된다. 특히, 제1 실시 형태에 따른 반도체 장치보다도 제1 실시 형태에 따른 변형예에서, 제1 게이트 전극과 소스/드레인 확산 영역 사이의 거리가 크기 때문에, 소스와 드레인 사이에서 생기는 전계 집중에 의한 GIDL이 개선되어, 제1 실시 형태의 변형예에 따른 반도체 장치는 내압 특성면에서 우수하다.
(제2 및 제3 실시 형태)
다음으로, 본 발명의 제2 및 제3 실시 형태에 따른 반도체 장치에 대해서 설명한다.
도 8은 본 발명의 제2 및 제3 실시 형태에 따른 반도체 장치를 나타낸다. 도 16은 제2 실시 형태에 따른 반도체 장치의 전기적 특성을 나타낸다. 도 8은 본 발명의 제2 및 제3 실시 형태에 따른 반도체 장치의 개념적인 평면도이다. 도 8의 (B)는 제2 실시 형태에 따른 반도체 장치를 나타내고, 도 8의 (C)는 제3 실시 형태에 따른 반도체 장치를 나타낸다. 도 16은 본 발명의 제2 실시 형태에 따른 반도체 장치의 소스/드레인 내압 특성을 나타내며, 여기서 횡축은 소스 및 드레인간의 전압을 나타내고, 종축은 드레인 전류를 나타낸다(대수로 표시됨).
도 8의 (B)에 도시된 바와 같이, 제2 실시 형태에 따른 반도체 장치는 각 구성 요소가 제1 실시 형태와 거의 같은 위치 관계에 있다. 그러나, 제2 실시 형태에 따른 반도체 장치에서는, 제1 전극(9A)의 양측에 형성된 제2 전극이 복수의 전극(전극(9B1)과 전극(9B2), 및 전극(9C1)과 전극(9C2))을 포함한다. 특히, 좌우로 각각 2개의 전극을 포함하도록 제2 전극이 구성되어 있다. 복수의 전극(9B1, 9B2, 9C1, 9C2)은 제1 전극(9A)보다도 그 선폭이 작다. 복수의 전극 사이의 간극은 제1 전극과 제2 전극 사이의 간극과 마찬가지로, 측벽(도시 생략)으로 매립되어 있다. 이들 전극들 사이의 간극은 0.3마이크론으로 설정된다.
제2 실시 형태에 따른 반도체 장치(도 8의 (B))와 제1 실시 형태에 따른 반도체 장치(도 6의 (A))를 비교하면, 도 16에 도시된 바와 같이, 제2 실시 형태에 따른 반도체 장치가 내압 특성면에서 우수하다. 특히, 도 16의 소스/드레인 내압 특성면에서는, 제2 실시 형태에 따른 반도체 장치가 제1 실시 형태에 따른 반도체 장치보다 소스와 드레인간의 전압에 무관하게 다량의 드레인 전류가 흐르는 전압 영역에서의 전압값이 높다는 것이 발견되었다.
이것은 후술하는 이유 때문이라고 생각된다.
이것은 제1 실시 형태에 따른 반도체 장치와 제1 실시 형태에 따른 변형예의 경우와 마찬가지로, 제1 실시 형태에 따른 반도체 장치보다도 제2 실시 형태에 따른 반도체 장치쪽이 제1 게이트 전극과 소스/드레인 확산 영역 사이의 거리가 크기 때문에, 게이트와 드레인 사이에서 생기는 전계 집중에 의한 GIDL이 개선되어 내압 특성면에서 제2 실시 형태에 따른 반도체 장치가 우수하다.
도 8의 (C)에 도시된 바와 같이, 제3 실시 형태에 따른 반도체 장치는 제1 실시 형태에 따른 반도체 장치와 거의 같은 구성 요소를 구비한다. 그러나, 제3 실시 형태에 따른 반도체 장치에서, 제2 전극(9C)은 제1 전극(9A)의 양측에서 형성되지 않고, 한쪽에 형성된다. 특히, 게이트 전극은 2개의 쌍을 이루고 있는 소스/드레인 확산 영역(12) 사이에 있는 제1 전극(9A)과 간극을 두고 제1 전극의 양측에 형성된 제2 전극(9C)으로 구성되며, 제2 전극(9C)은 드레인 영역측에 배열된다. 도시되지는 않았지만, 제1 전극(9A)의 하방의 반도체 기판의 일부 상에는 채널 영역이 형성된다.
이 구성은 제1 실시 형태에 따른 반도체 장치, 제2 실시 형태에 따른 반도체 장치에서, 드레인 영역측에 제2 전극을 형성하고, 소스 영역측에는 제2 전극을 형성하지 않도록 구성할 수도 있다. 이 경우, GIDL이 생기는 부분에 주목하고, 게이트 전극과 드레인 영역 사이의 거리를 크게 한다. 따라서, 제1 실시 형태와 마찬가지의 효과를 제공할 수 있으며, 트랜지스터의 크기를 작게 할 수 있다.
제3 실시 형태에 대해서, 이하 단면도를 참조하여 제1 실시 형태에 따른 반도체 장치와 비교해서 설명한다. 제2 실시 형태에 따른 반도체 장치에 대해서도 함께 설명한다.
도 9는 종래 구조의 반도체 장치에서의 변형예(도 9의 (1)), 제1 실시 형태에 따른 반도체 장치(도 9의 (2)), 제1 실시 형태에 따른 변형예(도 9의 (3)), 제3 실시 형태에 따른 반도체 장치(도 9의 (4))의 단면도를 나타낸다. 도 10은 종래 구조의 반도체 장치에서의 변형예(도 10의 (1)) 및 제1 실시 형태에 따른 반도체 장치(도 10의 (2)), 제2 실시 형태에 따른 반도체 장치(도 10의 (3))의 단면도를 나타낸다. 도 9 및 도 10은 이들 반도체 장치의 성능을 설명하기 위한 개념적인 단면도이며, 실리사이드층(13)보다 상층의 막은 도면에 도시하지 않고 있다(층간 절연막, 컨택트 전극 및 금속 배선은 도시하지 않음). 도면에 나타낸 "G"는 게이트 전극(9)의 전기적인 접속 관계(결선 관계)를 나타낸다. "G"에 소정의 전압이 인가되었을 경우, 접속 관계가 있을 때는, 그 전압이 인가되는 것을 의미한다.
도 9의 (1)에 도시한 바와 같이, 종래 구조의 반도체 장치에서의 변형예는 반도체 기판(1) 상에 게이트 절연막(6)을 개재하여 형성된 게이트 전극(9A); 게이트 전극(9A)의 측면에 형성된 절연성 스페이서(11); 상기 게이트 전극(9A)을 개재하도록 상기 반도체 기판(1) 상에 형성된 소스 영역 및 드레인 영역(12); 및 상기 게이트 전극(9A) 하방의 상기 반도체 기판(1)의 일부의 영역을 개재하고, 또한 상기 스페이서(11) 및 상기 소스 영역 및 드레인 영역(12)과 중첩되도록 형성된 전계 집중 완화 영역(7)을 포함한다. 전계 집중 완화 영역(7) 및 상기 소스 영역 및 드레인 영역(12)은 소자 분리 영역(2)까지 연장되어 소자 분리 영역(2) 및 그 경계와 접하고, 실리사이드층(13)은 소스 영역 및 드레인 영역(12)과 상기 게이트 전극(9A) 상에 형성되어 있다. 도시되어 있지 않지만, 종래 구조의 반도체 장치의 변형예에서, 소스 영역 및 드레인 영역(12)과 상기 게이트 전극(9A) 사이의 게이트 절연막(6) 상에 오프셋 형성용 절연막이 형성되어 있다. 오프셋 형성용 절연막을 마스크로 사용하여, 상기 소스 영역 및 드레인 영역(12)이 형성되어 있다. 따라서, 소위 드리프트 길이는 도 9의 (1)의 화살표 D1으로 표시된 폭이다.
한편, 도 9의 (2)에 나타낸 제1 실시 형태에 따른 반도체 장치는 제1 게이트 전극(9A)과 제1 게이트 전극(9A)의 측면에 절연성 스페이서(11)를 개재하여 배열된 제2 게이트 전극(9B, 9C)으로 구성된 게이트 전극을 포함한다. 소스 영역 및 드레인 영역(12)은 제1 게이트 전극(9A)과 제2 게이트 전극(9B, 9C)을 개재하도록 반도체 기판(1) 상에 형성된다. 전계 집중 완화 영역(7)은 제1 게이트 전극(9A) 하방의 상기 반도체 기판의 일부를 개재하고 제2 게이트 전극(9B, 9C) 및 상기 소스 영역 및 드레인 영역(12)과 중첩되도록 형성되어 있다. 제1 실시 형태에 따른 반도체 장치는 종래 구조의 반도체 장치에서의 변형예의 오프셋 형성용 절연막보다도 폭이 작은 마스크를 이용하고, 즉, 제2 게이트 전극(9B, 9C) 및 그 측면에 형성된 절연성 스페이서(11)를 마스크로 사용하여, 상기 소스 영역 및 드레인 영역(12)이 형성되어 있다. 따라서, 도 9의 (2)에 나타낸 드리프트 길이(화살표 D2)는 종래 구조의 반도체 장치의 변형예보다 폭이 작다.
도 9의 (3)에 나타낸 제1 실시 형태의 변형예에 따른 반도체 장치는 제1 실시 형태에 따른 반도체 장치와 같은 구조이지만, 제2 게이트 전극(9B, 9C)의 폭이 크게 설정되어 있다. 도 9의 (3)에 나타낸 제1 실시 형태에 따른 변형예에서, 종래 구조의 반도체 장치에서의 변형예의 오프셋 형성용 절연막, 제2 게이트 전극(9B, 9C) 및 그 측면에 형성된 절연성 스페이서(11)의 폭이 서로 동일하다. 따라서, 도 9의 (3)에 나타낸 제1 실시 형태에 따른 변형예의 드리프트 길이(화살표D3)의 폭은 종래 구조의 반도체 장치에서의 변형예의 드리프트 길이(화살표 D1)의 폭과 동일하다.
도 9의 (4)에 나타낸 제3 실시 형태에 따른 반도체 장치는 제1 실시 형태에 따른 반도체 장치와 동일한 구성 요소를 구비하고 있지만, 제2 게이트 전극(9C)은 한쪽의 소스 영역 및 드레인 영역(12)측에만 형성되어 있다(도 9에서는, 드레인 영역에 형성되어 있다). 제2 게이트 전극(9C)은 도 9의 (3)에 나타낸 제1 실시 형태에 따른 변형예의 제2 게이트 전극과 동일한 폭을 갖는다. 따라서, 도 9의 (4)에 나타낸 제3 실시 형태의 드리프트 길이(화살표 D4)의 폭은 도 9의 (3)에 나타낸 제1 실시 형태에 따른 변형예의 제2 게이트 전극의 폭과 동일하다.
이들 반도체 장치는 어느 쪽의 게이트 전극도 외부로부터의 신호 입력(전압)을 수신한다. 도 9의 (2), (3) 및 (4)에 나타낸 반도체 장치에서, 제1 게이트 전극과 제2 게이트 전극은 전기적으로 접속되어 있다.
이들 반도체 장치를 비교하면, 내압 성능은 드리프트 길이의 폭에 의해 정해지므로, 종래 구조의 반도체 장치에서의 변형예(도 9의 (1)), 제1 실시 형태에 따른 변형예(도 9의 (3)), 제3 실시 형태에 따른 반도체 장치(도 9의 (4))는 동일한 내압 성능을 갖는다.
한편, 제1 실시 형태에 따른 반도체 장치(도 9의 (2))는 드리프트 길이의 폭이 짧기 때문에, 다른 반도체 장치에 비해 내압 성능이 약간 뒤떨어 진다. 그러나, 제1 실시 형태에 따른 반도체 장치는 트랜지스터 능력(I-V 특성)면에서 제1 실시 형태에 따른 변형예(도 9의 (3))보다 우수하다.
그리고, 제3 실시 형태에 따른 반도체 장치(도 9의 (4))에서, 제2 게이트 전극(9C)은 한쪽의 소스 영역 및 드레인 영역(12)측에만 형성되기 때문에, 한쪽의 드리프트 영역의 저항에는 인가되지 않아서, 트랜지스터 능력(I-V 특성)은 같은 폭의 드리프트 길이를 갖는 제1 실시 형태에 따른 변형예(도 9의 (3))보다 우수하다.
계속해서, 제2 실시 형태에 따른 반도체 장치의 성능에 대해서, 제1 실시 형태에 따른 변형예와 비교해서 설명한다.
도 10의 (3)에 도시한 바와 같이, 제2 실시 형태에 따른 반도체 장치는 제1 실시 형태에 따른 변형예(도 10의 (2), 도 9의 (3))와 동일한 구성을 구비하지만, 제2 게이트 전극은 제1 게이트 전극(9A)의 측면에 절연성 스페이서(11)를 개재하여 배열되는 4개의 전극으로 구성되고, 여기서 2개의 전극은 제1 게이트 전극(9A)의 한쪽에 배열된다. 이들 제2 게이트 전극(9B1, 9B2, 9C1, 9C2)은 서로 전기적으로 접속되고, 또한 제1 게이트 전극(9A)에 전기적으로 접속되어 있다.
제2 실시 형태에 따른 반도체 장치(도 10의 (3))에서, 제1 및 제2 게이트 전극(9A, 9B1, 9B2, 9C1, 9C2) 및 스페이서(11)의 폭은 도 9의 (3) 및 도 10의 (2)에 나타낸 제1 실시 형태에 따른 변형예의 제1 및 제2 게이트 전극(9A, 9B, 9C) 및 스페이서(11)의 폭과 동일하다. 따라서, 도 10의 (3)에 나타낸 제2 실시 형태에 따른 반도체 장치의 드리프트 길이(화살표 D3)의 폭은 제1 실시 형태에 따른 변형예의 드리프트 길이(도 9의 화살표 D3 및 도 10의 화살표 D2)의 폭과 동일하다.
이들 반도체 장치를 비교하면, 내압 성능이 드리프트 길이의 폭에 의해 결정되기 때문에, 제2 실시 형태에 따른 반도체 장치(도 10의 (3))는 제1 실시 형태에 따른 변형예(도 9의 (3) 또는 도 10의 (2))와 동일한 내압 성능을 갖는다.
한편, 제2 실시 형태에 따른 반도체 장치(도 10의 (3))에서, 제2 게이트 전극과 드리프트 영역(7)이 중첩되는 부분의 면적이 제1 실시 형태에 따른 변형예의 면적보다도 작기 때문에, 제1 실시 형태에 따른 변형예에 비해 GIDL의 발생이 억제된다. 제2 실시 형태에 따른 반도체 장치에서의 게이트 전극과 드레인 사이의 용량은 제1 실시 형태에 따른 변형예보다도 작다.
(제4 실시 형태)
다음으로, 본 발명의 제4 실시 형태에 따른 반도체 장치에 대해서 설명한다.
도 11은 본 발명의 제4 실시 형태에 따른 반도체 장치를 나타낸다. 도 17은 제1 실시 형태에 따른 반도체 장치와 비교한 제4 실시 형태에 따른 반도체 장치의 전기적 특성을 나타낸다. 도 11은 제4 실시 형태에 따른 반도체 장치의 개념적인 평면도이다. 도 17의 (1)은 제4 실시 형태에 따른 반도체 장치의 소스/드레인 내압 특성을 나타내는 반면, 도 17의 (2)는 트랜지스터의 구동 능력을 나타낸다. 도 17에서, 횡축은 소스와 드레인간의 전압을 나타내고, 종축은 드레인 전류를 나타낸다. 도 17의 (1)에서, 종축은 대수 표시로 되어 있다.
도 11에 도시된 바와 같이, 제4 실시 형태에 따른 반도체 장치에서, 각 구성 요소는 제1 실시 형태에 따른 반도체 장치와 거의 같은 위치 관계에 있지만, 중앙에 있는 제1 전극(9A)과 제1 전극(9A)의 양측에 형성된 제2 전극(9B, 9C)은 전기적으로 접속되어 있지 않다(도 11의 (D)). 제2 전극(9B, 9C)은 다른 전극 및 배선과 접속되어 있지 않기 때문에, 외부로부터의 전기적 입력을 받지 않도록 되어 있다. 즉, 소위 플로팅 상태로 되어 있다.
제4 실시 형태에 따른 반도체 장치(도 11의 (D))와 제1 실시 형태에 따른 반도체 장치(도 6의 (A))를 비교하면, 도 17에 도시된 바와 같이, 제4 실시 형태에 따른 반도체 장치가 내압 특성면에서 약간 더 우수하다. 또한, 제1 실시 형태에 따른 반도체 장치가 구동 능력이 더 높다는 것을 발견하였다. 특히, 도 17의 (1)의 소스/드레인 내압 특성으로부터, 제1 실시 형태에 따른 반도체 장치에서보다 제4 실시 형태에 따른 반도체 장치에서 소스와 드레인간의 전압에 무관하게 다량의 드레인 전류가 흐르는 전압 영역(이 영역의 최소 전압값)이 약간 더 높다는 것을 발견하였다. 한편, 도 17의 (2)의 트랜지스터의 구동 능력으로부터, 제1 실시 형태에 따른 반도체 장치에서 소스와 드레인간의 동일한 전압에 대하여, 드레인 전류량이 더 많다는 것을 발견하였다.
이것은 내압 특성에 대해서, 제1 실시 형태에 따른 반도체 장치와 제1 실시 형태에 따른 변형예(도 7의 (A1))간의 관계와 동일한 요인이 적용되기 때문이라고 생각된다.
한편, 구동 능력에 대해서 고려한다. 제1 실시 형태에 따른 반도체 장치는 제2 전극에 전압을 인가하기 때문에, 드리프트 영역(7)의 전기 저항을 작게 하는 효과가 있다. 그러나, 제4 실시 형태에 따른 반도체 장치에서, 제2 전극은 플로팅 상태에 있기 때문에, 이러한 효과가 거의 발생하지 않는다. 따라서, 제4 실시 형태에 따른 반도체 장치가 상대적으로 구동 능력이 낮아진다고 생각된다.
상술한 바와 같이, 제4 실시 형태에 따른 반도체 장치는 제2 전극에 전압이 인가되지 않기 때문에, 제1 실시 형태에 따른 반도체 장치에서와 같이, 드리프트 영역(7)의 전기 저항이 작아지는 효과를 제공하지 못한다. 그러나, 제4 실시 형태에 따른 반도체 장치에서, 제1 게이트 전극과 소스/드레인 확산 영역 사이의 거리는 크게 할 수 있다. 또한, 제1 게이트 전극으로부터 소스/드레인 확산 영역에 드리프트 영역(7)을 통해 전계를 완화시키는 효과는 제1 실시 형태에 따른 반도체 장치와 비교해서 상대적으로 강하다. 따라서, 게이트와 드레인 사이에서 생기는 전계 집중에 의한 GIDL은 보다 개선된다.
(제5 및 제6 실시 형태)
다음으로, 본 발명의 제5 및 제6 실시 형태에 따른 반도체 장치에 대해서 설명한다.
도 12는 본 발명의 제5 및 제6 실시 형태에 따른 반도체 장치를 나타낸다. 도 12의 (E)는 제5 실시 형태에 따른 반도체 장치를 나타내고, 도 12의 (F)는 제6 실시 형태에 따른 반도체 장치를 나타낸다. 도 12는 이들 실시 형태에 따른 반도체 장치의 개념적인 평면도를 나타낸다.
도 12의 (E)에 도시된 바와 같이, 제5 실시 형태에 따른 반도체 장치는 도 8에 나타낸 제2 실시 형태에 따른 반도체 장치(도 8의 (B))와 거의 동일한 구성을 구비하지만, 중앙에 있는 제1 전극(9A)과 제1 전극(9A)의 양측에 형성된 제2 전극(9B1, 9B2, 9C1, 9C2)은 전기적으로 접속되어 있지 않다(도 12의 (E)). 또한, 제2 전극은 복수의 전극, 즉, 제1 전극(9A)의 좌우로 각각 2개의 전극(전극(9B1 및9B2)과 전극(9C1 및 9C2))으로 구성되어 있지만, 이들 제2 전극(9B1, 9B2, 9C1, 9C2)은 서로 전기적으로 접속되어 있지 않다. 특히, 복수의 전극에서 구성되는 제2 전극(9B1, 9B2, 9C1, 9C2)은 플로팅 상태로 되어 있다.
도 12의 (F)에 도시된 바와 같이, 제6 실시 형태에 따른 반도체 장치는 도 8에 나타낸 제3 실시 형태에 따른 반도체 장치(도 8의 (C))와 동일한 구성을 구비하지만, 제5 실시 형태에 따른 반도체 장치에서와 같이, 제2 전극(9C)은 플로팅 상태로 되어 있다.
다음으로, 제4 및 제6 실시 형태에 따른 반도체 장치의 성능에 대해서, 제1 실시 형태에 따른 변형예와 비교하여 설명한다.
도 13은 종래 구조의 반도체 장치의 변형예(도 13의 (1)) 및 제1 실시 형태의 변형예에 따른 반도체 장치(도 13의 (2)), 제4 실시 형태에 따른 변형예(도 13의 (3)), 제6 실시 형태에 따른 반도체 장치(도 13의 (4))의 단면도를 나타낸다. 도 13은 이들 장치의 성능을 설명하기 위한 개념적인 단면도이며, 도 9 및 도 10와 마찬가지로, 실리사이드층(13)보다 상층의 막들은 도면에서 생략되어 있다(층간 절연막, 컨택트 전극 및 금속 배선은 도시하지 않음). 도면에 나타낸 심볼 "G"는 게이트 전극(9)의 전기적인 접속 관계(결선 관계)를 나타낸다. "G"에 소정의 전압이 인가되었을 경우, 접속 관계가 있을 때는, 그 전압이 인가되는 것을 의미한다.
도 13의 (3)에 도시된 바와 같이, 제4 실시 형태에 따른 반도체 장치는 도 9의 (3) 및 도 13의 (2)에 나타낸 제1 실시 형태에 따른 변형예와 동일한 구성 요소를 구비하지만, 제1 게이트 전극(9A)과 제2 게이트 전극(9B, 9C)은 전기적으로 접속되어 있지 않다. 제2 게이트 전극(9B, 9C)은 서로 전기적으로 접속되어 있지 않다. 특히, 제2 게이트 전극(9B)과 제2 게이트 전극(9C)은 플로팅 상태로 되어 있다.
도 13의 (4)에 도시된 바와 같이, 제6 실시 형태에 따른 반도체 장치는 도 9의 (4)에 나타낸 제3 실시 형태에 따른 반도체 장치와 동일한 구성 요소를 구비하지만, 제1 게이트 전극(9A)과 제2 게이트 전극(9C)은 서로 전기적으로 접속되어 않다. 특히, 제2 게이트 전극(9C)은 플로팅 상태로 되어 있다.
도 13의 (3)에 나타낸 제4 실시 형태에 따른 반도체 장치에서, 제1 및 제2 게이트 전극(9A, 9B, 9C) 및 스페이서(11)의 폭은 도 9의 (3) 및 도 13의 (2)에 나타낸 제1 실시 형태에 따른 변형예에서의 제1 및 제2 게이트 전극(9A, 9B, 9C) 및 스페이서(11)의 폭과 동일하다. 따라서, 도 13의 (3)에 나타낸 제4 실시 형태에 따른 반도체 장치의 드리프트 길이(화살표 D3)의 폭은 제1 실시 형태에 따른 변형예의 드리프트 길이(도 9의 화살표 D3, 또는 도 13의 화살표 D2)의 폭과 동일하다.
유사하게, 도 13의 (4)에 나타낸 제6 실시 형태에 따른 반도체 장치에서, 드리프트 길이(화살표 D4)의 폭은 제1 실시 형태에 따른 변형예의 드리프트 길이(도 9의 화살표 D3, 또는 도 13의 화살표 D2)의 폭과 동일하다.
이들 반도체 장치를 비교하면, 내압 성능이 드리프트 길이의 폭에 의해 결정되기 때문에, 제4 실시 형태에 따른 반도체 장치(도 13의 (3)) 및 제6 실시 형태에 따른 반도체 장치(도 13의 (4))는 제1 실시 형태에 따른 변형예(도 9의 (3), 또는 도 13의 (2))에서와 같은 내압 성능을 갖는다.
한편, 제4 실시 형태에 따른 반도체 장치(도 13의 (3)) 및 제6 실시 형태에 따른 반도체 장치(도 13의 (4))는 제2 게이트 전극이 플로팅 상태로 되어 있기 때문에, 제1 실시 형태에 따른 변형예와 비해, 트랜지스터 능력(I-V 특성)면에서 약간 뒤떨어진다. 그러나, 제4 실시 형태에 따른 반도체 장치 및 제6 실시 형태에 따른 반도체 장치에서, GIDL의 발생이 억제되어, 게이트 전극과 드레인 사이의 용량이 작다.
(제7 실시 형태)
다음으로, 본 발명의 제7 실시 형태에 따른 반도체 기판에 대해서, 도면을 참조하여 설명한다. 도 18은 본 발명의 제7 실시 형태에 따른 반도체 기판을 나타낸다. 도 18은 제7 실시 형태에 따른 반도체 기판의 개념적인 단면도이다.
도 18에 도시된 바와 같이, 본 실시 형태에 따른 반도체 기판은 반도체 기판(1) 상에 형성된 복수의 웰 영역(4A, 4B, 5A, 5B)에 형성된 복수의 반도체 장치를 포함한다. 특히, 반도체 기판은 웰 영역(5A, 5B)에 형성된 저내압용 트랜지스터와 웰 영역(4A, 4B)에 형성된 고내압용 트랜지스터를 포함한다. 웰 영역(5A, 5B)에는 반도체 기판(1) 상에 게이트 절연막(8)을 개재하여 형성되며 측면에 절연성 스페이서를 구비한 게이트 전극(9G, 9H); 상기 게이트 전극(9G, 9H)을 개재하도록 반도체 기판(1) 상에 형성된 소스/드레인 확산 영역(12, 12A); 및 게이트 전극(9G, 9H)의 하부의 상기 반도체 기판의 일부를 개재하고 소스/드레인 확산 영역(12, 12A)과 중첩되도록 형성된 LDD 영역(10, 10A)을 포함하는 저내압용 트랜지스터가 형성되어 있다. 웰 영역(4A, 4B)에는 제1 실시 형태에 따른 고내압용 트랜지스터가 형성되어 있다.
웰 영역(5A, 5B)은 각각 저내압용 P웰 영역(5A), 저내압용 N웰 영역(5B)으로 구성되고 있지만, 웰 영역(4A, 4B)은 각각 고내압용 P웰 영역(4A), 고내압용 N웰 영역(4B)으로 구성되어 있다. 이들의 웰 영역은 N형 채널 MOS 트랜지스터와 P채널 MOS 트랜지스터를 동일한 반도체 기판에 형성하기 위해 형성되는 영역이다. 각 웰 영역은 소자 분리 영역(2)에 의해 분리된다.
본 실시 형태에 따른 반도체 기판은 고내압용 트랜지스터와 내압용 트랜지스터와를 동일한 반도체 기판에 형성하기 위한 웰 영역을 더 포함한다. 이들 웰 영역은 각각 소자 분리 영역(2)에 의해 분리된다. 이들 웰 영역은 포토레지스트를 마스크로 사용하여 주지의 방법에 의해 형성할 수 있다.
이러한 구성을 채용하는 것에 의해, 전계 집중을 완화할 수 있는 고내압용 반도체와 저내압용 반도체는 동일한 반도체 기판에 형성할 수 있다. 따라서, 표시 장치에 적절한 반도체 기판을 제공할 수 있다. 반도체 기판은 반도체 칩일 수도 있다.
상술한 실시 형태에서 기술된 다양한 특징은 서로 조합할 수 있다. 일 실시 형태가 복수의 특징을 포함하는 경우, 하나의 특징 또는 복수의 특징은 본 발명에서 단독으로 또는 조합하여 적용될 수 있다.
1 : 반도체 기판
2 : 소자 분리 영역
3 : 패드 산화막
4 : P웰 영역(웰 영역)
4A : 고내압용 P웰 영역
4B : 고내압용 N웰 영역
5 : N웰 영역(웰 영역)
5A : 저내압용 P웰 영역
5B : 저내압용 N웰 영역
6 : 고내압 게이트 산화막(게이트 절연막)
7 : N형 드리프트 영역(전계 집중 완화 영역)
7A : P형 드리프트 영역(전계 집중 완화 영역)
8 : 저내압 게이트 산화막(게이트 절연막)
9 : 게이트 전극
9A, 9B, 9C, 9D, 9E, 9F, 9G, 9H : 게이트 전극
10 : N형 LDD(LDD영역)
10A : P형 LDD(LDD영역)
11 : 측벽
12 : N형 소스/드레인 확산 영역(소스 영역 및 드레인 영역)
12A : P형 소스/드레인 확산 영역(소스 영역 및 드레인 영역)
13 : 실리사이드층
13S : 소스측 실리사이드층
13D : 드레인측 실리사이드층
14 : 층간 절연막
15 : 컨택트 전극
16 : 금속 배선
50, 51, 52 : 고내압 MOS 트랜지스터 형성 영역
60, 61, 62 : 저내압 MOS 트랜지스터 형성 영역
10 : 반도체 기판
20 : 소자 분리 영역
60 : 게이트 산화막
70 : 저농도 확산층
90 : 게이트 전극
120 : 실리사이드층
130 : 고농도 확산층
300 : 오프세트 형성용 절연층

Claims (12)

  1. 반도체 장치로서,
    반도체 기판 위에 게이트 절연막을 개재하여 형성된 제1 게이트 전극;
    상기 반도체 기판 위에 상기 게이트 절연막을 개재하여 형성되며, 상기 제1 게이트 전극의 측면에 절연성 스페이서를 개재하여 배열된 제2 게이트 전극;
    상기 제1 및 제2 게이트 전극을 개재하도록 상기 반도체 기판 상에 형성된 소스 영역 및 드레인 영역; 및
    상기 제1 게이트 전극의 하방의 상기 반도체 기판의 일부 영역을 개재하고, 상기 제2 게이트 전극과 상기 소스 영역 및 상기 드레인 영역과 중첩되도록 형성된 전계 집중 완화 영역을 포함하는, 반도체 장치.
  2. 제1항에 있어서, 상기 제2 게이트 전극은 복수의 전극을 포함하고, 상기 복수의 전극은 상기 절연성 스페이서를 개재하여 배열된, 반도체 장치.
  3. 제2항에 있어서, 상기 복수의 전극은 각각 그 선폭이 상기 제1 게이트 전극의 선폭보다 작은, 반도체 장치.
  4. 제3항에 있어서, 상기 복수의 전극에서의 상기 절연성 스페이서는 그 폭이 0.3마이크론 이하인, 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 게이트 전극은 그 선폭이 상기 제1 게이트 전극의 선폭보다 큰, 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2 게이트 전극은 상기 제1 게이트 전극의 드레인 영역측에 배열되며, 상기 드레인 영역측에만 배열되는, 반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 반도체 기판과 상기 제1 및 제2 게이트 전극은 실리콘 재료로 형성되며,
    상기 제1 및 제2 게이트 전극, 상기 소스 영역 및 상기 드레인 영역은 각각 그 표면에 실리사이드층이 형성되는, 반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 게이트 전극은 싱기 제1 게이트 전극에 전위를 인가하는 신호 배선에 전기적으로 접속되고, 상기 제2 게이트 전극은 상기 제1 게이트 전극 및 상기 신호 배선과 전기적으로 절연되는, 반도체 장치.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 게이트 전극은 상기 제1 게이트 전극에 전위를 인가하는 신호 배선에 전기적으로 접속되고, 상기 제2 게이트 전극은 상기 제1 게이트 전극 및 상기 신호 배선에 전기적으로 접속되는, 반도체 장치.
  10. 표시 장치용으로 적합한 반도체 기판으로서,
    제1항에 따른 반도체 장치; 및
    상기 반도체 기판 위에 게이트 절연막을 개재하여 형성되며, 측면에 절연성 스페이서가 제공된 게이트 전극; 상기 게이트 전극을 개재하도록 상기 반도체 기판 상에 형성된 제2 소스 영역 및 제2 드레인 영역; 및 상기 게이트 전극 하부의 상기 반도체 기판의 일부 영역을 개재하고, 제2 소스 영역 및 상기 제2 드레인 영역과 중첩되도록 형성되는 제2 전계 집중 완화 영역을 포함하는 제2 반도체 장치를 포함하는, 표시 장치용으로 적합한 반도체 기판.
  11. 반도체 장치의 제조 방법으로서,
    반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 포토레지스트막을 형성하고, 상기 포토레지스트막이 상기 반도체 기판 상의 소정 영역을 피복하도록 상기 포토레지스트막을 패터닝하는 단계;
    패터닝된 상기 포토레지스트막을 마스크로 사용하여, 상기 반도체 기판에 상기 반도체 기판의 도전형과 상반된 도전형을 갖는 불순물을 주입하는 제1 불순물 주입 단계;
    상기 제1 불순물 주입 단계 이후에 상기 포토레지스트막을 제거하는 단계;
    상기 포토레지스트막이 제거된 상기 기판 위에 게이트 전극막을 형성하고, 상기 소정 영역에 상기 게이트 절연막을 개재하여 제1 게이트 전극이 배열되며, 상기 제1 게이트 전극의 측면에 간극(space)을 두고 상기 소정 영역이외의 다른 영역에 제2 게이트 전극이 배열되도록 상기 게이트 전극막을 패터닝하는 단계;
    패터닝된 상기 제1 및 제2 게이트 전극 위에 절연막을 형성하고, 상기 절연막을 에치백하여, 상기 제1 및 제2 게이트 전극의 측면과 상기 제1 게이트 전극과 제2 게이트 전극 사이의 간극에 절연성 스페이서를 형성하는 단계; 및
    상기 제1 및 제2 게이트 전극과 상기 절연성 스페이서를 마스크로 사용하여, 상기 반도체 기판에 상기 불순물과 동일한 도전형을 갖는 불순물을 주입하는 제2 불순물 주입 단계를 포함하는, 반도체 장치의 제조 방법.
  12. 반도체 장치의 제조 방법으로서,
    소자 분리법(isolation process)에 의해 제1 영역과 제2 영역으로 분리된 반도체 기판 상에 게이트 절연막을 형성하는 제1 게이트 절연막 형성 단계;
    상기 게이트 절연막 상에 포토레지스트막을 형성하고, 상기 포토레지스트막이 상기 반도체 기판 상의 제1 영역에서의 소정 영역 및 상기 제2 영역을 피복하도록 상기 포토레지스트막을 패터닝하는 단계;
    패터닝된 상기 포토레지스트막을 마스크로 사용하여, 상기 반도체 기판에 상기 반도체 기판의 도전형과 상반된 도전형을 갖는 불순물을 주입하는 제1 불순물 주입 단계;
    상기 제1 불순물 주입 단계 이후에, 상기 포토레지스트막을 제거하는 단계;
    상기 포토레지스트막을 제거한 후, 상기 제2 영역에서의 상기 게이트 절연막을 제거하고, 상기 제2 영역에 상기 게이트 절연막과 다른 제2 게이트 절연막을 형성하는 제2 게이트 절연막 형성 단계;
    상기 제2 게이트 절연막이 형성된 기판 위에 게이트 전극막을 형성하고, 상기 제1 영역의 상기 소정 영역에 상기 게이트 절연막을 개재하여 제1 게이트 전극이 배열되고, 상기 제1 게이트 전극의 측면에 간극을 두고 상기 소정 영역 이외의 다른 영역에 제2 게이트 전극이 배열되며, 상기 제2 영역에 제3 게이트 전극이 배열되도록 상기 게이트 전극막을 패터닝하는 단계;
    패터닝된 상기 게이트 전극막을 마스크로 사용하여, 상기 반도체 기판 상의 제2 영역에 상기 불순물과 동일한 도전형을 갖는 불순물을 주입하는 제2 불순물 주입 단계;
    상기 제2 불순물 주입 단계 이후에, 상기 불순물이 주입된 상기 반도체 기판 상에 절연막을 형성하고, 상기 절연막을 에치백하여, 상기 제1 내지 제3 게이트 전극의 측면과 상기 제1 게이트 전극과 제2 게이트 전극 사이의 간극에 절연성 스페이서를 형성하는 단계; 및
    상기 제1 내지 제3 게이트 전극과 상기 절연성 스페이서를 마스크로 사용하여, 상기 반도체 기판에 상기 불순물과 동일한 도전형을 갖는 불순물을 주입하는 제3 불순물 주입 단계를 포함하는, 반도체 장치의 제조 방법.
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