JP2009206412A - 半導体装置の製造方法。 - Google Patents
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Abstract
【課題】高耐圧で微小化容易なＭＯＳトランジスタをより簡略化した工程で作製できる半導体装置の製造方法を提供すること。
【解決手段】半導体基板の第１導電型層表面にゲート絶縁膜を形成する工程、導電層形成予定領域近傍の両側に位置する第１導電型層に、第２導電型の不純物を注入し低濃度拡散層を形成する工程、不純物が注入されなかった第１導電型層表面および当該第１導電型層に隣接する一対の低濃度拡散層の一部の領域表面を被覆するように位置するゲート絶縁膜表面に導電層を形成する工程、一対の低濃度拡散層の導電層で被覆されていない領域に、ソース・ドレイン電極と接触を取るために第２導電型の不純物を注入し高濃度拡散層を形成する工程、低濃度拡散層上に位置する導電層の少なくともドレイン電極と接触を取るために設けられた高濃度拡散層側の領域を２つに分断するスリットを形成する工程を含む半導体装置製造方法。
【選択図】なし
【解決手段】半導体基板の第１導電型層表面にゲート絶縁膜を形成する工程、導電層形成予定領域近傍の両側に位置する第１導電型層に、第２導電型の不純物を注入し低濃度拡散層を形成する工程、不純物が注入されなかった第１導電型層表面および当該第１導電型層に隣接する一対の低濃度拡散層の一部の領域表面を被覆するように位置するゲート絶縁膜表面に導電層を形成する工程、一対の低濃度拡散層の導電層で被覆されていない領域に、ソース・ドレイン電極と接触を取るために第２導電型の不純物を注入し高濃度拡散層を形成する工程、低濃度拡散層上に位置する導電層の少なくともドレイン電極と接触を取るために設けられた高濃度拡散層側の領域を２つに分断するスリットを形成する工程を含む半導体装置製造方法。
【選択図】なし
Description
本発明は、半導体装置の製造方法に関するものである。
従来の高耐圧ＭＯＳトランジスタでは、ゲート電極下の電界を緩和してホットキャリアの発生を抑制すべく、不純物を低濃度で拡散させた低濃度拡散層がゲート電極下にオーバーラップした構造を有している。
また、このタイプの構造を有するトランジスタのサイズをより縮小するために、ゲート電極の少なくともドレイン電極側の領域にスリットを形成する技術が提案されている（特許文献１参照）。
この技術では、（１）半導体基板の第１導電型層上にゲート絶縁膜を形成する工程と，（２）前記ゲート絶縁膜上に，少なくともドレイン電極形成予定側の一端部にスリットを有するゲート電極を形成する工程と，（３）前記ゲート電極をマスクとして，第２導電型の不純物を選択的に前記第１導電型層に注入する工程と，（４）熱処理を施すことにより，前記不純物を活性化し，前記スリット部に注入された不純物領域と前記ゲート電極外側部に注入された前記スリット近傍の不純物領域とを一体化し，前記ゲート電極の少なくともドレイン電極形成予定側の一側にオーバーラップする，一対の第２導電型層を形成する工程と，（５）一対の前記第２導電型層内に，前記ゲート電極と離間し，ソース電極及び前記ドレイン電極と各々接触を取るための一対の第２導電型の高濃度層を形成する工程と，を経て半導体装置を製造する。
この半導体装置の作製プロセスでは、不純物の注入工程が２回（工程（３）および工程（５））、分離した状態の２つの不純物拡散領域を連結するために不純物を基板平面方向に熱拡散させる熱拡散工程が１回（工程（４））実施される。
この技術では、（１）半導体基板の第１導電型層上にゲート絶縁膜を形成する工程と，（２）前記ゲート絶縁膜上に，少なくともドレイン電極形成予定側の一端部にスリットを有するゲート電極を形成する工程と，（３）前記ゲート電極をマスクとして，第２導電型の不純物を選択的に前記第１導電型層に注入する工程と，（４）熱処理を施すことにより，前記不純物を活性化し，前記スリット部に注入された不純物領域と前記ゲート電極外側部に注入された前記スリット近傍の不純物領域とを一体化し，前記ゲート電極の少なくともドレイン電極形成予定側の一側にオーバーラップする，一対の第２導電型層を形成する工程と，（５）一対の前記第２導電型層内に，前記ゲート電極と離間し，ソース電極及び前記ドレイン電極と各々接触を取るための一対の第２導電型の高濃度層を形成する工程と，を経て半導体装置を製造する。
この半導体装置の作製プロセスでは、不純物の注入工程が２回（工程（３）および工程（５））、分離した状態の２つの不純物拡散領域を連結するために不純物を基板平面方向に熱拡散させる熱拡散工程が１回（工程（４））実施される。
また、特許文献１に示す半導体装置とほぼ同様の構造を有する半導体装置を全く別個のプロセスにより作製する技術も提案されている（特許文献２参照）。
この技術では、（１）一導電型の半導体層の表層に低濃度で逆導電型イオンをイオン注入して低濃度で逆導電型の第１のオフセット領域を選択的に形成する工程と、（２）前記半導体層の表層にゲート酸化膜を介して前記第１のオフセット領域上の外側にゲート電極を、前記第１のオフセット領域上であって、前記ゲート電極と同材料で且つ前記ゲート電極と離間してスペーサ層を、選択的に同時形成する工程と、（３）前記ゲート電極を介して前記半導体層の表層に低濃度で逆導電型イオンをイオン注入して前記ゲート電極端に整合し前記第１のオフセット領域と接する低濃度で逆導電型の第２のオフセット領域を形成する工程と、（４）前記半導体層の表面を被覆するように被覆絶縁膜を形成する工程と、前記被覆絶縁膜を異方性エッチングを行って、前記スペーサ層との間に前記被覆絶縁膜の一部を残し、前記スペーサ層の側壁部にサイドウォールスペーサ膜を形成する工程と、（５）該サイドウォールスペーサ膜を介して高濃度で逆導電型イオンをイオン注入して該サイドウォールスペーサ膜端に整合する高濃度で逆導電型のソース・ドレイン領域を形成する工程とを経て半導体装置が製造される。
この製造プロセスでは、工程（２）が、特許文献１に記載の発明におけるスリットの形成工程に相当し、不純物（イオン）を注入する工程が３回実施される（工程（１）（３）（５））。
特開２００５−１４２４７５号公報
特開２００２−２８９８４５号公報
この技術では、（１）一導電型の半導体層の表層に低濃度で逆導電型イオンをイオン注入して低濃度で逆導電型の第１のオフセット領域を選択的に形成する工程と、（２）前記半導体層の表層にゲート酸化膜を介して前記第１のオフセット領域上の外側にゲート電極を、前記第１のオフセット領域上であって、前記ゲート電極と同材料で且つ前記ゲート電極と離間してスペーサ層を、選択的に同時形成する工程と、（３）前記ゲート電極を介して前記半導体層の表層に低濃度で逆導電型イオンをイオン注入して前記ゲート電極端に整合し前記第１のオフセット領域と接する低濃度で逆導電型の第２のオフセット領域を形成する工程と、（４）前記半導体層の表面を被覆するように被覆絶縁膜を形成する工程と、前記被覆絶縁膜を異方性エッチングを行って、前記スペーサ層との間に前記被覆絶縁膜の一部を残し、前記スペーサ層の側壁部にサイドウォールスペーサ膜を形成する工程と、（５）該サイドウォールスペーサ膜を介して高濃度で逆導電型イオンをイオン注入して該サイドウォールスペーサ膜端に整合する高濃度で逆導電型のソース・ドレイン領域を形成する工程とを経て半導体装置が製造される。
この製造プロセスでは、工程（２）が、特許文献１に記載の発明におけるスリットの形成工程に相当し、不純物（イオン）を注入する工程が３回実施される（工程（１）（３）（５））。
しかし、従来の製造方法では、不純物を注入する工程や、一旦注入した不純物を熱拡散させる工程を３回も実施しなければならず、その製造プロセスが複雑化していた。
本発明は、上記事情に鑑みてなされたものであり、不純物を低濃度で拡散させた低濃度拡散層がゲート電極下にオーバーラップすると共に、ゲート電極の少なくともドレイン電極側の領域にスリットが設けられた構造を有する半導体装置の作製に際して、不純物を注入する工程や分離した状態の２つの不純物拡散領域を連結するための熱拡散工程の実施回数を従来よりもより少なくできる半導体装置の製造方法を提供することを課題とする。
本発明は、上記事情に鑑みてなされたものであり、不純物を低濃度で拡散させた低濃度拡散層がゲート電極下にオーバーラップすると共に、ゲート電極の少なくともドレイン電極側の領域にスリットが設けられた構造を有する半導体装置の作製に際して、不純物を注入する工程や分離した状態の２つの不純物拡散領域を連結するための熱拡散工程の実施回数を従来よりもより少なくできる半導体装置の製造方法を提供することを課題とする。
上記課題は以下の本発明により達成される。すなわち、本発明は、
＜１＞
表面が、第１導電型の不純物を含む第１導電型層から構成される半導体基板表面にゲート絶縁膜を形成する工程と、
前記半導体基板上の導電層が形成される予定の領域近傍の両側に位置する前記第１導電型層に、第２導電型の不純物を選択的に注入して、第２導電型の不純物が低濃度で拡散した一対の低濃度拡散層を形成する工程と、
前記第２の導電型の不純物が注入されなかった第１導電型層表面、および、当該第１導電型層に隣接する前記一対の低濃度拡散層の一部の領域表面を被覆するように位置する前記ゲート絶縁膜表面に、導電層を形成する工程と、
前記一対の低濃度拡散層の少なくとも前記導電層で被覆されていない領域に対して、ソース電極およびドレイン電極と接触を取るために、第２導電型の不純物を選択的に注入して、第２導電型の不純物が高濃度で拡散した一対の高濃度拡散層を形成する工程と、
前記低濃度拡散層上に位置する前記導電層の少なくとも前記ドレイン電極と接触を取るために設けられた高濃度拡散層側の領域を２つに分断するようにスリットを形成する工程と、
を少なくとも経て半導体装置を作製することを特徴とする半導体装置の製造方法である。
＜１＞
表面が、第１導電型の不純物を含む第１導電型層から構成される半導体基板表面にゲート絶縁膜を形成する工程と、
前記半導体基板上の導電層が形成される予定の領域近傍の両側に位置する前記第１導電型層に、第２導電型の不純物を選択的に注入して、第２導電型の不純物が低濃度で拡散した一対の低濃度拡散層を形成する工程と、
前記第２の導電型の不純物が注入されなかった第１導電型層表面、および、当該第１導電型層に隣接する前記一対の低濃度拡散層の一部の領域表面を被覆するように位置する前記ゲート絶縁膜表面に、導電層を形成する工程と、
前記一対の低濃度拡散層の少なくとも前記導電層で被覆されていない領域に対して、ソース電極およびドレイン電極と接触を取るために、第２導電型の不純物を選択的に注入して、第２導電型の不純物が高濃度で拡散した一対の高濃度拡散層を形成する工程と、
前記低濃度拡散層上に位置する前記導電層の少なくとも前記ドレイン電極と接触を取るために設けられた高濃度拡散層側の領域を２つに分断するようにスリットを形成する工程と、
を少なくとも経て半導体装置を作製することを特徴とする半導体装置の製造方法である。
＜２＞
前記導電層に形成するスリットの幅および位置は、素子耐圧に応じて決められることを特徴とする＜１＞に記載の半導体装置の製造方法である。
前記導電層に形成するスリットの幅および位置は、素子耐圧に応じて決められることを特徴とする＜１＞に記載の半導体装置の製造方法である。
以上に説明したように、本発明によれば、不純物を低濃度で拡散させた低濃度拡散層がゲート電極下にオーバーラップすると共に、ゲート電極の少なくともドレイン電極側の領域にスリットが設けられた構造を有する半導体装置の作製に際して、不純物を注入する工程や分離した状態の２つの不純物拡散領域を連結するための熱拡散工程の実施回数を従来よりもより少なくできる半導体装置の製造方法を提供できる。
本発明の半導体装置の製造方法は、（１）表面が、第１導電型の不純物を含む第１導電型層（Ｐ型半導体層）から構成される半導体基板表面にゲート絶縁膜を形成する工程（以下、「ゲート絶縁膜形成工程」と称す場合がある）と、（２）前記半導体基板上の導電層が形成される予定の領域近傍の両側に位置する前記第１導電型層に、第２導電型の不純物を選択的に注入して、第２導電型の不純物が低濃度で拡散した一対の低濃度拡散層を形成する工程（以下、「第１の不純物注入工程」と称す場合がある）と、（３）前記第２の導電型の不純物が注入されなかった第１導電型層表面、および、当該第１導電型層に隣接する前記一対の低濃度拡散層の一部の領域表面を被覆するように位置する前記ゲート絶縁膜表面に、導電層を形成する工程と（以下、「導電層形成工程」と称す場合がある）、（４）前記一対の低濃度拡散層の少なくとも前記導電層で被覆されていない領域に対して、ソース電極およびドレイン電極と接触を取るために、第２導電型の不純物を選択的に注入して、第２導電型の不純物が高濃度で拡散した一対の高濃度拡散層を形成する工程と（「以下、「第２の不純物注入工程」と称す場合がある）、（５）前記低濃度拡散層上に位置する前記導電層の少なくとも前記ドレイン電極と接触を取るために設けられた高濃度拡散層側の領域を２つに分断するようにスリットを形成する工程と（以下、「スリット形成工程」と称す場合がある）、を少なくとも含む。
なお、スリット形成工程後は、コンタクト形成や配線形成等を従来公知の方法により実施できる。また、スリット形成により分断された導電層のうち、少なくとも前記ドレイン電極と接触を取るために設けられた高濃度拡散層側の領域側と反対側に位置する導電層がゲート電極として機能する。
なお、スリット形成工程後は、コンタクト形成や配線形成等を従来公知の方法により実施できる。また、スリット形成により分断された導電層のうち、少なくとも前記ドレイン電極と接触を取るために設けられた高濃度拡散層側の領域側と反対側に位置する導電層がゲート電極として機能する。
これにより、素子耐圧が高く、縮小化にも適した構造；すなわち、不純物を低濃度で拡散させた低濃度拡散層がゲート電極下にオーバーラップすると共に、ゲート電極の少なくともドレイン電極側の領域にスリットが設けられた構造を有する半導体装置を作製することができる。
また、本発明の半導体装置製造方法によれば、上述したタイプの半導体装置の作製に際しては、不純物を注入する工程は２回で済み、分離した状態の２つの不純物拡散領域を連結するための熱拡散工程も不要である。それゆえ、特許文献１、２に示す従来技術と比較して、本発明の方が、不純物を注入する工程および分離した状態の２つの不純物拡散領域を連結するための熱拡散工程の総実施回数が１回少なくて済む。
また、本発明の半導体装置製造方法によれば、上述したタイプの半導体装置の作製に際しては、不純物を注入する工程は２回で済み、分離した状態の２つの不純物拡散領域を連結するための熱拡散工程も不要である。それゆえ、特許文献１、２に示す従来技術と比較して、本発明の方が、不純物を注入する工程および分離した状態の２つの不純物拡散領域を連結するための熱拡散工程の総実施回数が１回少なくて済む。
なお、「第１導電型の不純物」および「第２導電型の不純物」は、いずれか一方がＰ型半導体を形成する不純物（例えば、Ｂ）であり、他方がＮ型半導体を形成する不純物（例えば、ＰまたはＡｓ）である。
また、「低濃度拡散層」とは、不純物が１×１０＋１６ｃｍ−３以上１×１０＋１９ｃｍ−３以下の範囲内の濃度で含まれる層を意味し、「高濃度拡散層」とは、不純物が１×１０＋２０ｃｍ−３以上１×＋２１ｃｍ−３以下の範囲内で含まれる層を意味する。
また、「低濃度拡散層」とは、不純物が１×１０＋１６ｃｍ−３以上１×１０＋１９ｃｍ−３以下の範囲内の濃度で含まれる層を意味し、「高濃度拡散層」とは、不純物が１×１０＋２０ｃｍ−３以上１×＋２１ｃｍ−３以下の範囲内で含まれる層を意味する。
また、本発明の半導体装置製造方法は、上述した５つの工程以外に、例えば、導電層の側面や、導電層を分断して形成されたスリットの側壁面にサイドウォールを形成する工程や、高濃度拡散層や導電層の表面部分にシリサイドを形成する工程などが実施できる。さらに、高濃度拡散層の形成に際しては、導電層（サイドウォールが形成されている場合はサイドウォール付きの導電層）をマスクとして、自己整合的に不純物の注入を実施することが好ましい。
また、スリット形成工程の実施に際して、（半導体基板上に配置されるドレイン電極およびソース電極が配列される方向（以下、「横方向」と略す場合がある）に対する）スリットの幅や位置については、所望する素子耐圧に応じて適宜選択することができる。
また、スリット形成工程の実施に際して、（半導体基板上に配置されるドレイン電極およびソース電極が配列される方向（以下、「横方向」と略す場合がある）に対する）スリットの幅や位置については、所望する素子耐圧に応じて適宜選択することができる。
以下、本発明の半導体装置の製造方法の具体例を図面を用いてより詳細に説明する。
図１〜図５は、本発明の半導体装置の製造方法の一例を示す概略模式図であり、図中、３０１がＰ型半導体基板、３０２がゲート絶縁膜、３０３がレジスト膜、３０４がＮ型低濃度拡散層、３０５が導電層、３０６がサイドウォール、３０７がＮ型高濃度拡散層、３０８がスリット、３０９がサイドウォール、３１０がシリサイド層を表す。
図１〜図５は、本発明の半導体装置の製造方法の一例を示す概略模式図であり、図中、３０１がＰ型半導体基板、３０２がゲート絶縁膜、３０３がレジスト膜、３０４がＮ型低濃度拡散層、３０５が導電層、３０６がサイドウォール、３０７がＮ型高濃度拡散層、３０８がスリット、３０９がサイドウォール、３１０がシリサイド層を表す。
半導体装置の作製に際しては、まず、Ｐ型半導体基板３０１表面に、酸化処理法や、ＣＶＤ法等の気相成膜法を利用してゲート絶縁膜３０２を形成する（ゲート絶縁膜形成工程）。
次に、公知のフォトリソグラフィ法を利用して、ゲート電極が形成される予定の領域近傍を被覆するようにレジスト膜３０３をパターニング形成する。続いて、レジスト膜で被覆されていない領域に対して公知のイオン注入技術を利用してＮ型不純物を打ち込む。この場合のＮ型不純物としては、例えばＰを利用でき、ドーズ量は、１×１０＋１２ｃｍ−２〜１×１０＋１４ｃｍ−２の範囲で選択できる。不純物を打ち込んだ後は、不純物を活性化させ、ＭＯＳトランジスタにおけるソース、ドレイン電界の緩和層となるＮ型低濃度拡散層３０４が形成される（図１）。
次に、公知のフォトリソグラフィ法を利用して、ゲート電極が形成される予定の領域近傍を被覆するようにレジスト膜３０３をパターニング形成する。続いて、レジスト膜で被覆されていない領域に対して公知のイオン注入技術を利用してＮ型不純物を打ち込む。この場合のＮ型不純物としては、例えばＰを利用でき、ドーズ量は、１×１０＋１２ｃｍ−２〜１×１０＋１４ｃｍ−２の範囲で選択できる。不純物を打ち込んだ後は、不純物を活性化させ、ＭＯＳトランジスタにおけるソース、ドレイン電界の緩和層となるＮ型低濃度拡散層３０４が形成される（図１）。
次に、レジスト膜３０３を除去した後に、公知のＣＶＤ法等の気相成膜法を利用して、絶縁膜３０２表面にポリシリコン膜を堆積させた後、公知のフォトリソグラフィ法およびエッチング法を利用して、このポリシリコン膜をパターニングし、導電層３０５を形成する（図２）。
ここで、導電層３０５は、Ｐ型半導体基板３０１の第２の導電型の不純物が注入されなかった領域３０１Ａの表面、および、当該領域３０１Ａに隣接する一対のＮ型低濃度拡散層３０４の一部の領域３０４Ａの表面を被覆するように位置するゲート絶縁膜３０２表面に形成される。
次に、公知のＣＶＤ法等の気相成膜法を利用して、酸化膜などの絶縁膜を形成した後、この絶縁膜を公知のエッチング法を利用して、導電層３０５の側壁部にサイドウォール３０６を形成すると共に、導電層３０５やサイドウォール３０６で覆われていない領域のゲート絶縁膜３０２を除去して、Ｎ型低濃度拡散３０４表面を露出させる。
続いて、公知のフォトリソグラフィ技術によりレジストパターンを形成した後、公知のイオン注入技術を利用してＮ型不純物を、表面が露出したＮ型低濃度拡散３０４に打ち込み、ＭＯＳトランジスタのソース電極およびドレイン電極と接触を取ることを目的としたＮ型高濃度拡散層３０７を形成する（図３）。この場合のＮ型不純物としては、例えばＡｓを利用でき、ドーズ量は、１×１０＋１５ｃｍ−２〜１×１０＋１６ｃｍ−２の範囲で選択できる。
続いて、公知のフォトリソグラフィ技術によりレジストパターンを形成した後、公知のイオン注入技術を利用してＮ型不純物を、表面が露出したＮ型低濃度拡散３０４に打ち込み、ＭＯＳトランジスタのソース電極およびドレイン電極と接触を取ることを目的としたＮ型高濃度拡散層３０７を形成する（図３）。この場合のＮ型不純物としては、例えばＡｓを利用でき、ドーズ量は、１×１０＋１５ｃｍ−２〜１×１０＋１６ｃｍ−２の範囲で選択できる。
次いで、公知のフォトリソグラフィ法およびエッチング法により、導電層３０５を構成するポリシリコン膜をパターニングし、その膜厚方向にゲート絶縁膜３０２表面まで達する深さを有するスリット３０８を２つ形成する（図４）。これにより導電層３０５は、２つのスリット３０８間に位置し且つゲート電極として機能する導電層３０５Ａ（すなわち、ゲート電極）と、このスリット３０８のＮ型高濃度拡散層３０７側に位置し且つゲート電極として機能しない２つの導電層３０５Ｂとに分断される。なお、導電層３０５Ｂはオフセット型ＭＯＳトランジスタのオフセット部として利用できる。
そして、スリットを形成した後は、公知のＣＶＤ法 等の気相成膜法により絶縁膜を形成した後、公知のエッチング法を利用してゲート電極３０５Ａの両側壁面および導電層３０５Ｂのスリット側の側壁面にサイドウォール３０９を形成する。
そして、スリットを形成した後は、公知のＣＶＤ法 等の気相成膜法により絶縁膜を形成した後、公知のエッチング法を利用してゲート電極３０５Ａの両側壁面および導電層３０５Ｂのスリット側の側壁面にサイドウォール３０９を形成する。
なお、スリット３０８は領域３０４Ａ上に設けられる。なお、図４に示す実施態様では、２つのスリットを設けたが、スリットは１つだけでもよい。この場合は、Ｎ型低濃度拡散層３０４上に位置する導電層３０５の少なくともドレイン電極と接触を取るために設けられた高濃度拡散層３０７（図４中に示される符号３０７で示される２つの領域のうちのいずれか一方）側の領域を２つに分断するようにスリット３０８を設ければよい。
ここで、スリット３０８の幅（図４中に示す長さＬ１）は、０．２μｍ以上１．０μｍ以下が好ましく、０．４μｍ以上０．５μｍ以下がより好ましい。幅Ｌ１が０．２μｍ未満では、スリット幅が狭すぎて公知のフォトリソグラフィ法およびエッチング法により形成するのが困難な場合がある。また、幅Ｌ１が１．０μｍを超えると、電極として機能する導電層３０５ＡとＮ型高濃度拡散層３０７との距離が長くなり過ぎ、抵抗が増加することで高耐圧ＭＯＳトランジスタの駆動能力が十分でなくなる場合がある。
また、２つのスリット３０８間に位置するゲート電極３０５Ａと分離して孤立した導電層３０５Ｂの幅（図４中に示す長さＬ２）は、０．２μｍ以上１．０μｍ以下が好ましく、０．４μｍ以上０．５μｍ以下がより好ましい。幅Ｌ２が０．２μｍ未満では、ライン幅が狭すぎて公知のフォトリソグラフィ法およびエッチング法により形成するのが困難な場合があり、また、スリット３０８を形成するフォトリソグラフィにおいて、スリット３０８とゲート電極３０５Ａとの合わせずれを生じた場合に、Ｎ型高濃度拡散層３０７の一部がエッチングにより削れて、耐圧不良の原因となる場合がある。また、幅Ｌ２が１．０μｍを超えると、電極として機能する導電層３０５ＡとＮ型高濃度拡散層３０７との距離が長くなり過ぎ、抵抗が増加することで高耐圧ＭＯＳトランジスタの駆動能力が十分でなくなる場合がある。
また、２つのスリット３０８間に位置するゲート電極３０５Ａと分離して孤立した導電層３０５Ｂの幅（図４中に示す長さＬ２）は、０．２μｍ以上１．０μｍ以下が好ましく、０．４μｍ以上０．５μｍ以下がより好ましい。幅Ｌ２が０．２μｍ未満では、ライン幅が狭すぎて公知のフォトリソグラフィ法およびエッチング法により形成するのが困難な場合があり、また、スリット３０８を形成するフォトリソグラフィにおいて、スリット３０８とゲート電極３０５Ａとの合わせずれを生じた場合に、Ｎ型高濃度拡散層３０７の一部がエッチングにより削れて、耐圧不良の原因となる場合がある。また、幅Ｌ２が１．０μｍを超えると、電極として機能する導電層３０５ＡとＮ型高濃度拡散層３０７との距離が長くなり過ぎ、抵抗が増加することで高耐圧ＭＯＳトランジスタの駆動能力が十分でなくなる場合がある。
次に、モブリデンやコバルトなどの高融点金属からなる金属膜をスパッタリング法 等の公知の気相成膜法により成膜した後、熱処理を行うことにより、シリコンから構成されるゲート電極３０５Ａ、導電層３０５Ｂ表面や、高濃度拡散層３０７表面のみに自己整合的にシリサイド層３１０を形成する（図５）。なお、シリサイドが形成できない領域（サイドウォール３０６、３０９）表面に堆積した金属膜は、公知のエッチング法を利用して除去される。
この後、公知の工程により、コンタクト形成、配線形成を経て、半導体装置を得ることができる。
なお、ゲート電極３０５Ａと、Ｎ型低濃度拡散層３０４との横方向に対するオーバーラップ長さ（図５中、Ｌ３で示される長さ）は、０．３μｍ以上１．５μｍ以下が好ましく、０．４μｍ以上１．０μｍ以下の範囲がより好ましい。オーバーラップ長さＬ３が０．３μｍ未満では、ホットキャリアが発生しやすくなる場合がある。また、オーバーラップ長さＬ３が１．５μｍを超えると、Ｎ型低濃度拡散層３０４が長くなり過ぎ、抵抗が増加することで高耐圧ＭＯＳトランジスタの駆動能力が十分でなくなる場合がある。
この後、公知の工程により、コンタクト形成、配線形成を経て、半導体装置を得ることができる。
なお、ゲート電極３０５Ａと、Ｎ型低濃度拡散層３０４との横方向に対するオーバーラップ長さ（図５中、Ｌ３で示される長さ）は、０．３μｍ以上１．５μｍ以下が好ましく、０．４μｍ以上１．０μｍ以下の範囲がより好ましい。オーバーラップ長さＬ３が０．３μｍ未満では、ホットキャリアが発生しやすくなる場合がある。また、オーバーラップ長さＬ３が１．５μｍを超えると、Ｎ型低濃度拡散層３０４が長くなり過ぎ、抵抗が増加することで高耐圧ＭＯＳトランジスタの駆動能力が十分でなくなる場合がある。
３０１ Ｐ型半導体基板
３０１Ａ Ｐ型半導体基板３０１の第２の導電型の不純物が注入されなかった領域
３０２ ゲート絶縁膜
３０３ レジスト膜
３０４ Ｎ型低濃度拡散層
３０４Ａ 領域３０１Ａに隣接する一対のＮ型低濃度拡散層３０４の一部の領域
３０５ 導電層
３０５Ａ 導電層（ゲート電極）
３０５Ｂ 導電層
３０６ サイドウォール
３０７ Ｎ型高濃度拡散層
３０８ スリット
３０９ サイドウォール
３１０ シリサイド層
３０１Ａ Ｐ型半導体基板３０１の第２の導電型の不純物が注入されなかった領域
３０２ ゲート絶縁膜
３０３ レジスト膜
３０４ Ｎ型低濃度拡散層
３０４Ａ 領域３０１Ａに隣接する一対のＮ型低濃度拡散層３０４の一部の領域
３０５ 導電層
３０５Ａ 導電層（ゲート電極）
３０５Ｂ 導電層
３０６ サイドウォール
３０７ Ｎ型高濃度拡散層
３０８ スリット
３０９ サイドウォール
３１０ シリサイド層
Claims (2)
- 表面が、第１導電型の不純物を含む第１導電型層から構成される半導体基板表面にゲート絶縁膜を形成する工程と、
前記半導体基板上の導電層が形成される予定の領域近傍の両側に位置する前記第１導電型層に、第２導電型の不純物を選択的に注入して、第２導電型の不純物が低濃度で拡散した一対の低濃度拡散層を形成する工程と、
前記第２の導電型の不純物が注入されなかった第１導電型層表面、および、当該第１導電型層に隣接する前記一対の低濃度拡散層の一部の領域表面を被覆するように位置する前記ゲート絶縁膜表面に、導電層を形成する工程と、
前記一対の低濃度拡散層の少なくとも前記導電層で被覆されていない領域に対して、ソース電極およびドレイン電極と接触を取るために、第２導電型の不純物を選択的に注入して、第２導電型の不純物が高濃度で拡散した一対の高濃度拡散層を形成する工程と、
前記低濃度拡散層上に位置する前記導電層の少なくとも前記ドレイン電極と接触を取るために設けられた高濃度拡散層側の領域を２つに分断するようにスリットを形成する工程と、
を少なくとも経て半導体装置を作製することを特徴とする半導体装置の製造方法。 - 前記導電層に形成するスリットの幅および位置は、素子耐圧に応じて決められることを特徴とする請求項１に記載の半導体装置の製造方法。
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