JPH01199468A - Ｍｉｓ型トランジスタの製造方法 - Google Patents
Ｍｉｓ型トランジスタの製造方法Info
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- JPH01199468A JPH01199468A JP2282788A JP2282788A JPH01199468A JP H01199468 A JPH01199468 A JP H01199468A JP 2282788 A JP2282788 A JP 2282788A JP 2282788 A JP2282788 A JP 2282788A JP H01199468 A JPH01199468 A JP H01199468A
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- gate electrode
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- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 13
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 230000000873 masking effect Effects 0.000 abstract 5
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000012535 impurity Substances 0.000 description 5
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- 238000009792 diffusion process Methods 0.000 description 1
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ドレイン耐圧の高いＭＩＳ型トランジスタの
製造方法に関するものである。
製造方法に関するものである。
（従来の技術）
ＭＩＳ型集型口積回路通常５ｖ程度の電源電圧で使用さ
れるが、応用分野によっては数十Ｖあるいは１００Ｖ以
上の高い電源電圧が必要とされる場合がある。その場合
には、ＭＩＳ型トランジスタとして、いわゆるドレイン
耐圧の高いものが用いられる。
れるが、応用分野によっては数十Ｖあるいは１００Ｖ以
上の高い電源電圧が必要とされる場合がある。その場合
には、ＭＩＳ型トランジスタとして、いわゆるドレイン
耐圧の高いものが用いられる。
このような高耐圧ＭＩＳ型トランジスタの製造方法は、
従来以下に述べるようなものであった。
従来以下に述べるようなものであった。
第２図（ａ）ないしくｄ）は、従来例の高耐圧ＭＩＳ型
トランジスタの製造方法の工程順断面図を表わしており
、この図面を参照して説明する。
トランジスタの製造方法の工程順断面図を表わしており
、この図面を参照して説明する。
まず、第２図（ａ）に示すように、Ｐ型半導体基板１上
に形成されたゲート絶縁膜２上に１周知のフォトエツチ
ング法によりゲート電極３を形成する。
に形成されたゲート絶縁膜２上に１周知のフォトエツチ
ング法によりゲート電極３を形成する。
次に、第２図（ｂ）に示すように、ゲート電極３および
ゲート絶縁膜２の一部をフォトレジスト膜４で覆い、こ
れをマスクとして１０”ａｌ−”程度の高濃度のＮ型不
純物をイオン注入して、Ｎ０型ドレイン領域５およびＮ
′″型ソース領域６を形成する。
ゲート絶縁膜２の一部をフォトレジスト膜４で覆い、こ
れをマスクとして１０”ａｌ−”程度の高濃度のＮ型不
純物をイオン注入して、Ｎ０型ドレイン領域５およびＮ
′″型ソース領域６を形成する。
次いで、第２図（ｃ）に示すように、フォトレジスト膜
４を除去し、マスクなしで１０”３−”程度の低濃度の
Ｎ型不純物をイオン注入して、Ｎ−型ドレイン領域７を
形成する。この時、Ｎ０型ドレイン領域５およびＮ１型
ソース領域６にも不純物イオンは注入されるが、濃度差
が大きいため、影響はない。
４を除去し、マスクなしで１０”３−”程度の低濃度の
Ｎ型不純物をイオン注入して、Ｎ−型ドレイン領域７を
形成する。この時、Ｎ０型ドレイン領域５およびＮ１型
ソース領域６にも不純物イオンは注入されるが、濃度差
が大きいため、影響はない。
この後、第２図（ｄ）に示すように、層間絶縁膜８およ
びドレイン電極９．ソース電極１ｏを順次形成して高耐
圧ＭＩＳ型トランジスタが完成する。
びドレイン電極９．ソース電極１ｏを順次形成して高耐
圧ＭＩＳ型トランジスタが完成する。
（発明が解決しようとする課題）
上記のような従来例の高耐圧ＭＩＳ型トランジスタの製
造方法においては、Ｎ°型トドレイン領域７長さは、ゲ
ート電極３とフォトレジスト膜４との相対的な位置関係
で決定される。すなわち、ゲート電極３とフォトレジス
ト膜４との位置合わせにずれが生じた場合、Ｎ−型ドレ
イン領域の長さが所期の値からずれ、結果として、ＭＩ
Ｓ型トランジスタの耐圧、電流特性等が設計値からずれ
たり、あるいはばらつきが大きくなるという課題があっ
た。
造方法においては、Ｎ°型トドレイン領域７長さは、ゲ
ート電極３とフォトレジスト膜４との相対的な位置関係
で決定される。すなわち、ゲート電極３とフォトレジス
ト膜４との位置合わせにずれが生じた場合、Ｎ−型ドレ
イン領域の長さが所期の値からずれ、結果として、ＭＩ
Ｓ型トランジスタの耐圧、電流特性等が設計値からずれ
たり、あるいはばらつきが大きくなるという課題があっ
た。
（課題を解決するための手段）
上記のような課題を解決するための本発明のＭＩＳ型ト
ランジスタの製造方法は、第１導電型の半導体基板の表
面上にゲート絶縁膜を形成する工程と、同半導体基板中
の低濃度ドレイン形成予定領域の両端に接する前記ゲー
ト絶縁膜上にゲート電極とマスク用パターンとを同時に
形成する工程と、同ゲート電極とマスク用パターンとを
マスクとして前記半導体基板中の低濃度ドレイン形成予
定領域に反対導電型の低濃度ドレイン領域を形成する工
程と、前記ゲート電極とマスク用パターンとをマスクと
して前記半導体基板中の前記低濃度ドレイン領域以外の
領域に反対導電型の高濃度ドレイン領域を形成し、前記
マスク用パターンの直下において同高濃度ドレイン領域
を前記低濃度ドレイン領域と接続させる工程とを含むも
のである。
ランジスタの製造方法は、第１導電型の半導体基板の表
面上にゲート絶縁膜を形成する工程と、同半導体基板中
の低濃度ドレイン形成予定領域の両端に接する前記ゲー
ト絶縁膜上にゲート電極とマスク用パターンとを同時に
形成する工程と、同ゲート電極とマスク用パターンとを
マスクとして前記半導体基板中の低濃度ドレイン形成予
定領域に反対導電型の低濃度ドレイン領域を形成する工
程と、前記ゲート電極とマスク用パターンとをマスクと
して前記半導体基板中の前記低濃度ドレイン領域以外の
領域に反対導電型の高濃度ドレイン領域を形成し、前記
マスク用パターンの直下において同高濃度ドレイン領域
を前記低濃度ドレイン領域と接続させる工程とを含むも
のである。
（作 用）
本発明のＭＩＳ型トランジスタの製造方法によれば、ば
らつきが小さく、しかも設計通りの特性を示す高耐圧Ｍ
ＩＳ型トランジスタが製造できる。
らつきが小さく、しかも設計通りの特性を示す高耐圧Ｍ
ＩＳ型トランジスタが製造できる。
（実施例）
本発明の実施例を第１図（ａ）ないしくｄ）に示し、こ
れを参照して説明する。
れを参照して説明する。
まず、第１図（ａ）に示すように、Ｐ型半導体基板ｌｌ
上に形成されたゲート絶縁膜１２上に、周知のフォトエ
ツチング法によりゲート電極１３およびマスク用パター
ン１４を同時に形成する。
上に形成されたゲート絶縁膜１２上に、周知のフォトエ
ツチング法によりゲート電極１３およびマスク用パター
ン１４を同時に形成する。
次に、第１図（ｂ）に示すように、ゲート電極１３およ
びマスク用パターン１４の一部を覆うようにフォトレジ
スト膜１５を形成したのち、ゲート電極１３゜マスク用
パターン１４およびフォトレジスト膜１５をマスクとし
て１０”３−”程度の高濃度のＮ型不純物をイオン注入
して、Ｎ０型ドレイン領域１６およびＮ０型ソース領域
１７を形成する。この時、Ｎ０型ドレイン領域１６の位
置はフォトレジスト膜１５によってではなく、マスク用
パターン１４によって決定される。
びマスク用パターン１４の一部を覆うようにフォトレジ
スト膜１５を形成したのち、ゲート電極１３゜マスク用
パターン１４およびフォトレジスト膜１５をマスクとし
て１０”３−”程度の高濃度のＮ型不純物をイオン注入
して、Ｎ０型ドレイン領域１６およびＮ０型ソース領域
１７を形成する。この時、Ｎ０型ドレイン領域１６の位
置はフォトレジスト膜１５によってではなく、マスク用
パターン１４によって決定される。
次いで、第１図（Ｑ）に示すように、フォトレジスト膜
１４を除去した後、全面に１０”ａｍ−”程度の低濃度
のＮ型不純物をイオン注入して、Ｎ−型ドレイン領域１
８を形成する Ｎ ＋型ドレイン領域１６とＮ−型ドレ
イン領域１８との拡散深さ、およびマスク用パターン１
４の幅を適当に選択することにより、この時にマスク用
パターン１４の下でＮ０型ドレイン領域１６とＮ−型ド
レイン領域１８とが接続されるようにする。
１４を除去した後、全面に１０”ａｍ−”程度の低濃度
のＮ型不純物をイオン注入して、Ｎ−型ドレイン領域１
８を形成する Ｎ ＋型ドレイン領域１６とＮ−型ドレ
イン領域１８との拡散深さ、およびマスク用パターン１
４の幅を適当に選択することにより、この時にマスク用
パターン１４の下でＮ０型ドレイン領域１６とＮ−型ド
レイン領域１８とが接続されるようにする。
この後、第１図（ｄ）に示すように、層間絶縁膜１９お
よびドレイン電極２０．ソース電極２１を順次形成して
、高耐圧ＭＩＳ型トランジスタが完成する。
よびドレイン電極２０．ソース電極２１を順次形成して
、高耐圧ＭＩＳ型トランジスタが完成する。
このＭＩＳ型トランジスタの製造方法では、Ｎ−型ドレ
イン領域１８の長さが、ゲート電極１３とマスク用パタ
ーン１４との相対的な位置関係のみで決定される。すな
わち、１回のフォトマスクでの寸法精度により決定され
、異なるフォトマスク間の合すせ精度には全く影響され
ないため、結果として、トランジスタは設計通りの特性
を示し、また、特性のばらつきも非常に小さくなる。
イン領域１８の長さが、ゲート電極１３とマスク用パタ
ーン１４との相対的な位置関係のみで決定される。すな
わち、１回のフォトマスクでの寸法精度により決定され
、異なるフォトマスク間の合すせ精度には全く影響され
ないため、結果として、トランジスタは設計通りの特性
を示し、また、特性のばらつきも非常に小さくなる。
なお、第１図の実施例では、Ｎ０型ドレイン領域の形成
後、Ｎ−型ドレイン領域を形成しているが、形成順序と
してはこの逆でもよい。
後、Ｎ−型ドレイン領域を形成しているが、形成順序と
してはこの逆でもよい。
さらに、実施例においては説明の都合上、Ｐ型半導体基
板上のＮチャネルＭＩＳ型トランジスタを用いていたが
、Ｎ型半導体基板上のＰチャネルＭＩＳ型トランジスタ
についても同様の方法が適用できる。
板上のＮチャネルＭＩＳ型トランジスタを用いていたが
、Ｎ型半導体基板上のＰチャネルＭＩＳ型トランジスタ
についても同様の方法が適用できる。
（発明の効果）
本発明のＭＩＳ型トランジスタの製造方法においては、
トランジスタの低濃度のドレイン領域の長さが１回のフ
ォトマスク工程により決定されるため、設計通りの特性
を持ち、かつ特性のばらつきが小さい高耐圧ＭＩＳ型ト
ランジスタを製造することができる。
トランジスタの低濃度のドレイン領域の長さが１回のフ
ォトマスク工程により決定されるため、設計通りの特性
を持ち、かつ特性のばらつきが小さい高耐圧ＭＩＳ型ト
ランジスタを製造することができる。
第１図は本発明のＭＩＳ型トランジスタの製造方法の実
施例を示す断面図、第２図は従来例の高耐圧ＭＩＳ型ト
ランジスタの製造方法を示す断面図である。 １１・・・Ｐ型半導体基板、 １２・・・ゲート絶縁膜
、１３・・・ゲート電極、 １４・・・マスク用パター
ン、１５・・・フォトレジスト膜、 １６・・・Ｎ０型
ドレイン領域、 １７・・・Ｎ９型ソース領域、 １８
・・・Ｎ−型ドレイン領域、 １９・・・層間絶縁膜。 ２０・・・ドレイン電極、 ２１・・・ソース電極。 特許出願人 松下電子工業株式会社 第１図 第２図
施例を示す断面図、第２図は従来例の高耐圧ＭＩＳ型ト
ランジスタの製造方法を示す断面図である。 １１・・・Ｐ型半導体基板、 １２・・・ゲート絶縁膜
、１３・・・ゲート電極、 １４・・・マスク用パター
ン、１５・・・フォトレジスト膜、 １６・・・Ｎ０型
ドレイン領域、 １７・・・Ｎ９型ソース領域、 １８
・・・Ｎ−型ドレイン領域、 １９・・・層間絶縁膜。 ２０・・・ドレイン電極、 ２１・・・ソース電極。 特許出願人 松下電子工業株式会社 第１図 第２図
Claims (1)
- 第１導電型の半導体基板の表面上にゲート絶縁膜を形
成する工程と、同半導体基板中の低濃度ドレイン形成予
定領域の両端に接する前記ゲート絶縁膜上にゲート電極
とマスク用パターンとを同時に形成する工程と、同ゲー
ト電極とマスク用パターンとをマスクとして前記半導体
基板中の低濃度ドレイン形成予定領域に反対導電型の低
濃度ドレイン領域を形成する工程と、前記ゲート電極と
マスク用パターンとをマスクとして前記半導体基板中の
前記低濃度ドレイン領域以外の領域に反対導電型の高濃
度ドレイン領域を形成し、前記マスク用パターンの直下
において同高濃度ドレイン領域を前記低濃度ドレイン領
域と接続させる工程とを含むことを特徴とするＭＩＳ型
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282788A JPH01199468A (ja) | 1988-02-04 | 1988-02-04 | Ｍｉｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282788A JPH01199468A (ja) | 1988-02-04 | 1988-02-04 | Ｍｉｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01199468A true JPH01199468A (ja) | 1989-08-10 |
Family
ID=12093526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2282788A Pending JPH01199468A (ja) | 1988-02-04 | 1988-02-04 | Ｍｉｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01199468A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6699740B2 (en) | 2001-10-03 | 2004-03-02 | Oki Electric Industry Co., Ltd. | Method for manufacturing a lateral double-diffused MOS transistor having stable characteristics and equal drift length |
| JP2009206412A (ja) * | 2008-02-29 | 2009-09-10 | Oki Semiconductor Co Ltd | 半導体装置の製造方法。 |
-
1988
- 1988-02-04 JP JP2282788A patent/JPH01199468A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6699740B2 (en) | 2001-10-03 | 2004-03-02 | Oki Electric Industry Co., Ltd. | Method for manufacturing a lateral double-diffused MOS transistor having stable characteristics and equal drift length |
| JP2009206412A (ja) * | 2008-02-29 | 2009-09-10 | Oki Semiconductor Co Ltd | 半導体装置の製造方法。 |
| JP4503080B2 (ja) * | 2008-02-29 | 2010-07-14 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法。 |
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