JPH10270677A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10270677A JPH10270677A JP9069441A JP6944197A JPH10270677A JP H10270677 A JPH10270677 A JP H10270677A JP 9069441 A JP9069441 A JP 9069441A JP 6944197 A JP6944197 A JP 6944197A JP H10270677 A JPH10270677 A JP H10270677A
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Abstract
(57)【要約】
【課題】 ゲート電極に対して対称な拡散層領域を有す
るＭＯＳ型トランジスタの製造方法と比較して、フォト
リソグラフィ工程が１回増加する。 【解決手段】 多結晶シリコン膜１０３上に段差を有す
るフォトレジストＲ１１のパターニングを行う。次に、
フォトレジストＲ１１をマスクとして反応性イオンエッ
チングにより多結晶シリコン膜１０３をエッチングす
る。次に、レジストパターンＲ１１をマスクとして、イ
オン注入により、高濃度の拡散領域１０４を形成した。
次に、エッチバックすることにより、段差の無いレジス
トＲ１２のパターンを形成する。次に、レジストパター
ンＲ１２をマスクとし、残存した部分の多結晶シリコン
膜１０３を、レジストパターンＲ１２をマスクにエッチ
ングして除去する。次に、レジストパターンＲ１２を除
去した後、ゲート電極をマスクにイオン注入により、低
濃度の拡散領域１０５を形成する。
るＭＯＳ型トランジスタの製造方法と比較して、フォト
リソグラフィ工程が１回増加する。 【解決手段】 多結晶シリコン膜１０３上に段差を有す
るフォトレジストＲ１１のパターニングを行う。次に、
フォトレジストＲ１１をマスクとして反応性イオンエッ
チングにより多結晶シリコン膜１０３をエッチングす
る。次に、レジストパターンＲ１１をマスクとして、イ
オン注入により、高濃度の拡散領域１０４を形成した。
次に、エッチバックすることにより、段差の無いレジス
トＲ１２のパターンを形成する。次に、レジストパター
ンＲ１２をマスクとし、残存した部分の多結晶シリコン
膜１０３を、レジストパターンＲ１２をマスクにエッチ
ングして除去する。次に、レジストパターンＲ１２を除
去した後、ゲート電極をマスクにイオン注入により、低
濃度の拡散領域１０５を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にゲート電極に対して非対称な拡散層領域を有
する半導体装置の製造方法に関するものである。
方法、特にゲート電極に対して非対称な拡散層領域を有
する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】ゲート電極に対して非対称な拡散領域を
有する半導体装置の従来の製造方法として、非対称ＬＤ
Ｄ構造のｎチャネルＭＯＳ型トランジスタの一般的な製
造方法を図２を用いて、以下に説明する。該トランジス
タはソース側の高濃度拡散領域はゲート電極に接してい
るのに対して、ドレイン側の高濃度拡散領域はゲート電
極より離間している。そして、ドレイン側のみゲート電
極に接してＬＤＤ領域を有する構造としている。
有する半導体装置の従来の製造方法として、非対称ＬＤ
Ｄ構造のｎチャネルＭＯＳ型トランジスタの一般的な製
造方法を図２を用いて、以下に説明する。該トランジス
タはソース側の高濃度拡散領域はゲート電極に接してい
るのに対して、ドレイン側の高濃度拡散領域はゲート電
極より離間している。そして、ドレイン側のみゲート電
極に接してＬＤＤ領域を有する構造としている。
【０００３】まず、素子分離領域（図示せず。）を形成
し、表面付近の濃度を所望の値に設定したＰ型シリコン
半導体基板２０１上に熱酸化法によりゲート酸化膜２０
２を形成する。次に、ゲート電極材料として、燐がドー
プされた多結晶シリコン膜２０３を全面に堆積する。そ
の後、図２（ａ）に示すように、ゲート電極を形成する
領域にフォトレジストＲ２１のパターニングを行う。
し、表面付近の濃度を所望の値に設定したＰ型シリコン
半導体基板２０１上に熱酸化法によりゲート酸化膜２０
２を形成する。次に、ゲート電極材料として、燐がドー
プされた多結晶シリコン膜２０３を全面に堆積する。そ
の後、図２（ａ）に示すように、ゲート電極を形成する
領域にフォトレジストＲ２１のパターニングを行う。
【０００４】次に、フォトレジストＲ２１をマスクに反
応性イオンエッチングで多結晶シリコン膜をエッチング
して除去することにより、ゲート電極の加工を行う。更
に、フォトレジストＲ２１を除去した後、ゲート電極を
マスクとして燐イオンを全面に注入することにより、図
２（ｂ）に示すように、Ｎ型の低濃度拡散領域２０４を
形成する。
応性イオンエッチングで多結晶シリコン膜をエッチング
して除去することにより、ゲート電極の加工を行う。更
に、フォトレジストＲ２１を除去した後、ゲート電極を
マスクとして燐イオンを全面に注入することにより、図
２（ｂ）に示すように、Ｎ型の低濃度拡散領域２０４を
形成する。
【０００５】次に、図２（ｃ）に示すように、少なくと
もドレイン側のＬＤＤを形成するべき領域を覆っている
フォトレジストＲ２２のパターニングを行う。その後、
ヒ素イオンを注入することにより、ソース側のみにｎ型
高濃度拡散領域２０５を形成する。この際、ドレイン側
はフォトレジストＲ２２で覆われているので、ドレイン
側の低濃度拡散領域２０４には注入されない。
もドレイン側のＬＤＤを形成するべき領域を覆っている
フォトレジストＲ２２のパターニングを行う。その後、
ヒ素イオンを注入することにより、ソース側のみにｎ型
高濃度拡散領域２０５を形成する。この際、ドレイン側
はフォトレジストＲ２２で覆われているので、ドレイン
側の低濃度拡散領域２０４には注入されない。
【０００６】次に、上記フォトレジストＲ２２を除去し
た後、ＣＶＤ法でシリコン酸化膜を全面に堆積して、異
方性エッチングを行うことにより、ゲート電極の側壁に
シリコン酸化膜からなるサイドウォール２０６を形成す
る。
た後、ＣＶＤ法でシリコン酸化膜を全面に堆積して、異
方性エッチングを行うことにより、ゲート電極の側壁に
シリコン酸化膜からなるサイドウォール２０６を形成す
る。
【０００７】次に、図２（ｄ）に示すように、ヒ素イオ
ンを全面に注入することにより、ドレイン側にもＮ型高
濃度拡散層領域２０７を形成する。この際、ドレイン側
のサイドウォール膜２０６で覆われた低濃度拡散層領域
には注入されず、ＬＤＤ領域２０４が形成される。
ンを全面に注入することにより、ドレイン側にもＮ型高
濃度拡散層領域２０７を形成する。この際、ドレイン側
のサイドウォール膜２０６で覆われた低濃度拡散層領域
には注入されず、ＬＤＤ領域２０４が形成される。
【０００８】以上、説明した製造方法により、ドレイン
側のみＬＤＤ領域を有する非対称なＬＤＤ構造のＭＯＳ
型トランジスタが形成できる。この製造方法では、フォ
トレジストをマスクとすることにより、ソース側のみゲ
ート電極に接して高濃度拡散領域を形成している。ま
た、ドレイン側のみに形成したＬＤＤ領域の幅はサイド
ウォールの膜厚で制御されている。
側のみＬＤＤ領域を有する非対称なＬＤＤ構造のＭＯＳ
型トランジスタが形成できる。この製造方法では、フォ
トレジストをマスクとすることにより、ソース側のみゲ
ート電極に接して高濃度拡散領域を形成している。ま
た、ドレイン側のみに形成したＬＤＤ領域の幅はサイド
ウォールの膜厚で制御されている。
【０００９】また、非対称ＬＤＤ構造のＭＯＳ型トラン
ジスタの他の製造方法としては、特開平８−７８６７２
号公報に開示されている。この方法は、上述の方法にお
いて、幅の狭い微細化されたゲート電極の上に、レジス
トの端を位置させることが困難なことに鑑みてなされた
ものである。以下、図３を用いて、この製造方法を説明
する。
ジスタの他の製造方法としては、特開平８−７８６７２
号公報に開示されている。この方法は、上述の方法にお
いて、幅の狭い微細化されたゲート電極の上に、レジス
トの端を位置させることが困難なことに鑑みてなされた
ものである。以下、図３を用いて、この製造方法を説明
する。
【００１０】まず、ｐ型シリコン基板３０１上にゲート
酸化膜３０２を形成し、その上にドレイン形成領域上を
覆い且つソース形成領域には達しない多結晶シリコン膜
３０３ａを設け、全面にゲート電極材３０３ｂを形成す
る（図３（ａ））。次に、ゲート電極をパターニングす
るためのフォトレジスト３０７ａを形成する（図３
（ｂ））。
酸化膜３０２を形成し、その上にドレイン形成領域上を
覆い且つソース形成領域には達しない多結晶シリコン膜
３０３ａを設け、全面にゲート電極材３０３ｂを形成す
る（図３（ａ））。次に、ゲート電極をパターニングす
るためのフォトレジスト３０７ａを形成する（図３
（ｂ））。
【００１１】次に、フォトレジスト３０７ａをマスクに
ゲート電極材３０３ｂをパターニングする。ヒ素をイオ
ン注入してソース高濃度不純物領域３０５ｂと、ドレイ
ン低濃度不純物領域３０４ａを形成する（図３
（ｃ））。次に、ゲート側壁絶縁膜３０６を形成する
（図３（ｄ））。次に、ヒ素をイオン注入して、ドレイ
ン高濃度不純物領域３０５ａを形成する（図３
（ｅ））。
ゲート電極材３０３ｂをパターニングする。ヒ素をイオ
ン注入してソース高濃度不純物領域３０５ｂと、ドレイ
ン低濃度不純物領域３０４ａを形成する（図３
（ｃ））。次に、ゲート側壁絶縁膜３０６を形成する
（図３（ｄ））。次に、ヒ素をイオン注入して、ドレイ
ン高濃度不純物領域３０５ａを形成する（図３
（ｅ））。
【００１２】
【発明が解決しようとする課題】上述した従来の製造方
法では、ゲート電極に対して片側にＬＤＤ領域を有する
構造とするために、フォトリソグラフィで定義するレジ
ストパターンにより実現している。従って、ゲート電極
に対して対称な拡散層領域を有するＭＯＳ型トランジス
タの製造方法と比較して、フォトリソグラフィ工程が１
回増加する。
法では、ゲート電極に対して片側にＬＤＤ領域を有する
構造とするために、フォトリソグラフィで定義するレジ
ストパターンにより実現している。従って、ゲート電極
に対して対称な拡散層領域を有するＭＯＳ型トランジス
タの製造方法と比較して、フォトリソグラフィ工程が１
回増加する。
【００１３】ところで、一般的に、フォトリソグラフィ
の工程の多くの処理（フォトレジストの塗布処理、露光
処理、現像処理、現像不良検査、重ね合わせ検査、線幅
測長による解像検査等）を要する。従って、該工程の削
減は、半導体装置の製造において、製造コストの低減
化、短納期化につながる。
の工程の多くの処理（フォトレジストの塗布処理、露光
処理、現像処理、現像不良検査、重ね合わせ検査、線幅
測長による解像検査等）を要する。従って、該工程の削
減は、半導体装置の製造において、製造コストの低減
化、短納期化につながる。
【００１４】また、フォトリソグラフィ工程はフォトレ
ジストを微細な形状にパターニングする工程があるた
め、半導体装置の製造において、最も製造不良の起因と
なりやすい工程の一つである。従って、この工程の削減
は、製品歩留まりの向上を達成でき、製品コストの低減
につながる。
ジストを微細な形状にパターニングする工程があるた
め、半導体装置の製造において、最も製造不良の起因と
なりやすい工程の一つである。従って、この工程の削減
は、製品歩留まりの向上を達成でき、製品コストの低減
につながる。
【００１５】また、上述の特開平８−７８６７２号記載
の技術では、下層の多結晶シリコンをパターニングする
フォト工程と、上層の多結晶シリコンをパターニングす
るフォト工程の２回のフォト工程が必要であり、また、
多結晶シリコンの堆積が２回必要となるため、プロセス
が複雑になる。
の技術では、下層の多結晶シリコンをパターニングする
フォト工程と、上層の多結晶シリコンをパターニングす
るフォト工程の２回のフォト工程が必要であり、また、
多結晶シリコンの堆積が２回必要となるため、プロセス
が複雑になる。
【００１６】一方、フォトリソグラフィ工程を増加させ
ることなく、非対称な拡散領域を形成する製造方法が、
例えば、特開平４−２４５６４２号公報に開示されてい
る。この方法では、ゲート電極をマスクとして半導体基
板に対してイオン注入角度を変更することにより、非対
称な拡散構造が実現しようとしている。しかしながら、
この方法では、イオン注入の傾けた方向によりソース／
ドレインの位置が一方向に決定してしまう。従って、半
導体装置のソース／ドレインを任意に配置することが不
可能であり、レイアウト設計の自由度が制約を受けると
いう問題がある。
ることなく、非対称な拡散領域を形成する製造方法が、
例えば、特開平４−２４５６４２号公報に開示されてい
る。この方法では、ゲート電極をマスクとして半導体基
板に対してイオン注入角度を変更することにより、非対
称な拡散構造が実現しようとしている。しかしながら、
この方法では、イオン注入の傾けた方向によりソース／
ドレインの位置が一方向に決定してしまう。従って、半
導体装置のソース／ドレインを任意に配置することが不
可能であり、レイアウト設計の自由度が制約を受けると
いう問題がある。
【００１７】本発明は、フォトリソグラフィ工程の増加
をさせることなく、ゲート電極に対して、非対称な拡散
領域を有する半導体装置の製造方法を提供することを目
的とし、さらに、レイアウト設計の自由度が制約を受け
ることなく製造する方法を提供することを目的とする。
をさせることなく、ゲート電極に対して、非対称な拡散
領域を有する半導体装置の製造方法を提供することを目
的とし、さらに、レイアウト設計の自由度が制約を受け
ることなく製造する方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法は、ゲート電極に対して、非対称
な拡散領域を有する半導体装置の製造方法において、半
導体基板上にゲート絶縁膜を介して、ゲート電極材料膜
を形成した後、該ゲート電極材料膜上に、膜厚の異なる
部分から構成された階段状の段差を有する第１のフォト
レジストパターンを形成する工程と、上記第１のフォト
レジストパターンをマスクとして不純物のイオン注入を
行い、拡散領域を形成する工程と、上記第１のフォトレ
ジストパターンの膜厚の薄い部分が完全に除去されるま
でエッチングすることによって、段差の無い第２のフォ
トレジストパターンを形成する工程と、上記第２のフォ
トレジストパターンをマスクとして上記ゲート電極材料
膜をエッチング除去することにより、上記拡散領域がゲ
ート電極端部から離間しるようにゲート電極を形成する
工程とを有することを特徴とするものである。
半導体装置の製造方法は、ゲート電極に対して、非対称
な拡散領域を有する半導体装置の製造方法において、半
導体基板上にゲート絶縁膜を介して、ゲート電極材料膜
を形成した後、該ゲート電極材料膜上に、膜厚の異なる
部分から構成された階段状の段差を有する第１のフォト
レジストパターンを形成する工程と、上記第１のフォト
レジストパターンをマスクとして不純物のイオン注入を
行い、拡散領域を形成する工程と、上記第１のフォトレ
ジストパターンの膜厚の薄い部分が完全に除去されるま
でエッチングすることによって、段差の無い第２のフォ
トレジストパターンを形成する工程と、上記第２のフォ
トレジストパターンをマスクとして上記ゲート電極材料
膜をエッチング除去することにより、上記拡散領域がゲ
ート電極端部から離間しるようにゲート電極を形成する
工程とを有することを特徴とするものである。
【００１９】また、請求項２記載の本発明の半導体装置
の製造方法は、上記第１のフォトレジストパターン形成
工程において、ゲート電極に対して一方のみの膜厚が薄
くなるように、上記第１のフォトレジストパターンを形
成することを特徴とする、請求項１記載の半導体装置の
製造方法である。
の製造方法は、上記第１のフォトレジストパターン形成
工程において、ゲート電極に対して一方のみの膜厚が薄
くなるように、上記第１のフォトレジストパターンを形
成することを特徴とする、請求項１記載の半導体装置の
製造方法である。
【００２０】また、請求項３記載の本発明の半導体装置
の製造方法は、半透明領域を有するフォトマスクを用い
て、フォトレジストパターンの膜厚の薄い部分を形成す
ることを特徴とする、請求項１又は請求項２記載の半導
体装置の製造方法である。
の製造方法は、半透明領域を有するフォトマスクを用い
て、フォトレジストパターンの膜厚の薄い部分を形成す
ることを特徴とする、請求項１又は請求項２記載の半導
体装置の製造方法である。
【００２１】更に、請求項４記載の本発明の半導体装置
の製造方法は、上記ゲート電極を形成した後、不純物の
イオン注入を行い、上記第１の拡散領域よりも不純物濃
度の低い第２の拡散領域を形成することを特徴とする、
請求項１乃至請求項３記載の半導体装置の製造方法であ
る。
の製造方法は、上記ゲート電極を形成した後、不純物の
イオン注入を行い、上記第１の拡散領域よりも不純物濃
度の低い第２の拡散領域を形成することを特徴とする、
請求項１乃至請求項３記載の半導体装置の製造方法であ
る。
【００２２】
【実施の形態】以下、実施の形態に基づいて本発明につ
いて詳細に説明する。
いて詳細に説明する。
【００２３】図１は本発明の一の実施の形態の半導体装
置の製造工程図である。尚、図１において、１０１はＰ
型シリコン基板、１０２はゲート絶縁膜（シリコン酸化
膜）、１０３はゲート電極（多結晶シリコン）、１０４
は高濃度Ｎ型拡散領域、１０５は低濃度Ｎ型拡散領域、
Ｒ１１、Ｒ１２はフォトレジストパターンを示す。
置の製造工程図である。尚、図１において、１０１はＰ
型シリコン基板、１０２はゲート絶縁膜（シリコン酸化
膜）、１０３はゲート電極（多結晶シリコン）、１０４
は高濃度Ｎ型拡散領域、１０５は低濃度Ｎ型拡散領域、
Ｒ１１、Ｒ１２はフォトレジストパターンを示す。
【００２４】以下に、図１を用いて、本発明の一実施の
形態の半導体装置の製造工程を説明する。
形態の半導体装置の製造工程を説明する。
【００２５】まず、素子分離領域（図示せず）を形成
し、表面付近の不純物濃度を３×１０17ｃｍ-2に設定し
たＰ型シリコン半導体基板１０１上に熱酸化法により、
膜厚が１０ｎｍのゲート酸化膜１０２を形成する。次
に、ゲート電極材料として燐がドープされた、膜厚が２
００ｎｍの多結晶シリコン膜を全面に堆積した。続いて
図１（ａ）に示すように、多結晶シリコン膜１０３上に
階段状の段差を有するフォトレジストＲ１１のパターニ
ングを公知の手順により行う。
し、表面付近の不純物濃度を３×１０17ｃｍ-2に設定し
たＰ型シリコン半導体基板１０１上に熱酸化法により、
膜厚が１０ｎｍのゲート酸化膜１０２を形成する。次
に、ゲート電極材料として燐がドープされた、膜厚が２
００ｎｍの多結晶シリコン膜を全面に堆積した。続いて
図１（ａ）に示すように、多結晶シリコン膜１０３上に
階段状の段差を有するフォトレジストＲ１１のパターニ
ングを公知の手順により行う。
【００２６】この構造は例えば、遮光領域と透明領域
と、この透明領域よりも光の透過量が少ない半透明領域
とを備えたフォトマスクを用いることにより、容易に実
現できる。ここで、遮光領域はゲート電極が定義される
領域、半透明領域はドレイン側のＬＤＤ領域、透明領域
は図１（ａ）から図１（ｂ）の工程でゲート電極材料が
除去される領域に相当する。フォトマスクの半透明領域
の幅を設計で決められるので、ＬＤＤ領域の幅が任意に
設定できる。
と、この透明領域よりも光の透過量が少ない半透明領域
とを備えたフォトマスクを用いることにより、容易に実
現できる。ここで、遮光領域はゲート電極が定義される
領域、半透明領域はドレイン側のＬＤＤ領域、透明領域
は図１（ａ）から図１（ｂ）の工程でゲート電極材料が
除去される領域に相当する。フォトマスクの半透明領域
の幅を設計で決められるので、ＬＤＤ領域の幅が任意に
設定できる。
【００２７】本実施の形態においては、厚い部分のフォ
トレジスト膜厚Ｄ１を１０００ｎｍ、薄い部分のフォト
レジスト膜厚Ｄ２を５００ｎｍとした。
トレジスト膜厚Ｄ１を１０００ｎｍ、薄い部分のフォト
レジスト膜厚Ｄ２を５００ｎｍとした。
【００２８】次に、図１（ｂ）に示すように、フォトレ
ジストＲ１１をマスクとして反応性イオンエッチングに
より多結晶シリコン膜１０３をエッチングする。引き続
き、レジストパターンＲ１１をマスクとして、ヒ素イオ
ンをドーズ量を３×１０15ｃｍ-2として注入することに
より、高濃度のＮ型拡散領域１０４を形成した。
ジストＲ１１をマスクとして反応性イオンエッチングに
より多結晶シリコン膜１０３をエッチングする。引き続
き、レジストパターンＲ１１をマスクとして、ヒ素イオ
ンをドーズ量を３×１０15ｃｍ-2として注入することに
より、高濃度のＮ型拡散領域１０４を形成した。
【００２９】次に、異方性エッチングでエッチバックす
ることにより、レジストパターンＲ１１の薄い（膜厚Ｄ
２）部分だけを除去し、図１（ｃ）に示すような段差の
無いレジストＲ１２のパターンを形成する。この際、レ
ジストパターンＲ１２の膜厚Ｄ３は５００ｎｍとなっ
た。
ることにより、レジストパターンＲ１１の薄い（膜厚Ｄ
２）部分だけを除去し、図１（ｃ）に示すような段差の
無いレジストＲ１２のパターンを形成する。この際、レ
ジストパターンＲ１２の膜厚Ｄ３は５００ｎｍとなっ
た。
【００３０】次に、レジストパターンＲ１２をマスクと
した反応性イオンエッチングで、多結晶シリコン膜１０
３をエッチングし、ゲート電極を形成する。その後、レ
ジストパターンＲ１２を除去した後、図１（ｄ）に示す
ように、ゲート電極をマスクにヒ素イオンをドーズ量を
５×１０13ｃｍ-2として注入することにより、低濃度の
Ｎ型拡散領域１０５を形成する。
した反応性イオンエッチングで、多結晶シリコン膜１０
３をエッチングし、ゲート電極を形成する。その後、レ
ジストパターンＲ１２を除去した後、図１（ｄ）に示す
ように、ゲート電極をマスクにヒ素イオンをドーズ量を
５×１０13ｃｍ-2として注入することにより、低濃度の
Ｎ型拡散領域１０５を形成する。
【００３１】以上説明した本発明により非対称ＬＤＤ構
造のＮチャネルＭＯＳ型トランジスタを形成できる。
造のＮチャネルＭＯＳ型トランジスタを形成できる。
【００３２】尚、本実施の形態では、ゲート電極に対し
て、非対称な拡散領域を有するＬＤＤ構造のトランジス
タを用いたが、本発明はこれに限定されるものではな
く、例えば、ドレイン側がゲートに対して離間したドレ
インオフセットＳＤ（Ｓｉｎｇｌｅ Ｄｒａｉｎ）構造
でも構わない。
て、非対称な拡散領域を有するＬＤＤ構造のトランジス
タを用いたが、本発明はこれに限定されるものではな
く、例えば、ドレイン側がゲートに対して離間したドレ
インオフセットＳＤ（Ｓｉｎｇｌｅ Ｄｒａｉｎ）構造
でも構わない。
【００３３】また、本実施の形態では、ＭＯＳ型トラン
ジスタを用いたが、本発明はこれに限定されるものでは
なく、例えば、フローティングゲート電極に対して、非
対称なソース／ドレインを有する不揮発性半導体記憶装
置のセルトランジスタでも構わない。この不揮発性半導
体記憶装置は、文献（ＩｎｔｅｒｎａｔｉｏｎａｌＥｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，ｐｐ２
６７〜２７０，１９９５）に記載されているもので、一
方のフローティングゲート電極の端にオーバーラップす
るＮ型高濃度拡散領域と、他方のフローティングゲート
電極の端にオーバーラップするＮ型の低濃度拡散領域を
有しており、従来、イオン注入の角度を変更することに
より、非対称な拡散領域を形成していたが、本発明にお
いても適用できる。
ジスタを用いたが、本発明はこれに限定されるものでは
なく、例えば、フローティングゲート電極に対して、非
対称なソース／ドレインを有する不揮発性半導体記憶装
置のセルトランジスタでも構わない。この不揮発性半導
体記憶装置は、文献（ＩｎｔｅｒｎａｔｉｏｎａｌＥｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，ｐｐ２
６７〜２７０，１９９５）に記載されているもので、一
方のフローティングゲート電極の端にオーバーラップす
るＮ型高濃度拡散領域と、他方のフローティングゲート
電極の端にオーバーラップするＮ型の低濃度拡散領域を
有しており、従来、イオン注入の角度を変更することに
より、非対称な拡散領域を形成していたが、本発明にお
いても適用できる。
【００３４】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、ゲート電極に対して非対称な拡散領
域を形成するために、階段状の段差を有するフォトレジ
ストパターンをマスクとしてゲート電極のエッチングと
イオン注入による拡散領域の形成を行う、即ち、ソース
／ドレインの高濃度拡散領域を形成した後、段差部分が
マスクとなり、残存したゲート電極材を除去することに
より、最終的なゲート電の加工を行うので、段差部分の
幅だけゲート電極より離間した高濃度拡散領域をドレイ
ン側に形成することができる。即ち、低濃度拡散領域の
幅を自由に設定できる。
用いることにより、ゲート電極に対して非対称な拡散領
域を形成するために、階段状の段差を有するフォトレジ
ストパターンをマスクとしてゲート電極のエッチングと
イオン注入による拡散領域の形成を行う、即ち、ソース
／ドレインの高濃度拡散領域を形成した後、段差部分が
マスクとなり、残存したゲート電極材を除去することに
より、最終的なゲート電の加工を行うので、段差部分の
幅だけゲート電極より離間した高濃度拡散領域をドレイ
ン側に形成することができる。即ち、低濃度拡散領域の
幅を自由に設定できる。
【００３５】また、最終的なゲート電極の加工を行った
後、イオン注入によりドレインのみＬＤＤ領域を形成す
ることができる。
後、イオン注入によりドレインのみＬＤＤ領域を形成す
ることができる。
【００３６】更に、フォトリソグラフィ工程を増加させ
ることなく、ゲート電極に対して非対称な拡散領域を有
する半導体装置を形成することができ、且つ、レイアウ
ト設計の自由度に制約を受けることがない。
ることなく、ゲート電極に対して非対称な拡散領域を有
する半導体装置を形成することができ、且つ、レイアウ
ト設計の自由度に制約を受けることがない。
【図１】本発明の一実施の形態の半導体装置の製造工程
図である。
図である。
【図２】第１の従来の半導体装置の製造工程図である。
【図３】第２の従来の半導体装置の製造工程図である。
１０１ Ｐ型シリコン基板 １０２ ゲート絶縁膜 １０３ ゲート電極 １０４ 高濃度Ｎ型拡散領域 １０５ 低濃度Ｎ型拡散領域 Ｒ１１、Ｒ１２ フォトレジストパターン
Claims (4)
- 【請求項１】 ゲート電極に対して、非対称な拡散領域
を有する半導体装置の製造方法において、 半導体基板上にゲート絶縁膜を介して、ゲート電極材料
膜を形成した後、該ゲート電極材料膜上に、膜厚の異な
る部分から構成された階段状の段差を有する第１のフォ
トレジストパターンを形成する工程と、 上記第１のフォトレジストパターンをマスクとして不純
物のイオン注入を行い、拡散領域を形成する工程と、 上記第１のフォトレジストパターンの膜厚の薄い部分が
完全に除去されるまでエッチングすることによって、段
差の無い第２のフォトレジストパターンを形成する工程
と、 上記第２のフォトレジストパターンをマスクとして上記
ゲート電極材料膜をエッチング除去することにより、上
記拡散領域がゲート電極端部から離間するようにゲート
電極を形成する工程とを有することを特徴とする、半導
体装置の製造方法。 - 【請求項２】 上記第１のフォトレジストパターン形成
工程において、ゲート電極に対して一方のみの膜厚が薄
くなるように、上記第１のフォトレジストパターンを形
成することを特徴とする、請求項１記載の半導体装置の
製造方法。 - 【請求項３】 半透明領域を有するフォトマスクを用い
て、フォトレジストパターンの膜厚の薄い部分を形成す
ることを特徴とする、請求項１又は請求項２記載の半導
体装置の製造方法。 - 【請求項４】 上記ゲート電極を形成した後、不純物の
イオン注入を行い、上記第１の拡散領域よりも不純物濃
度の低い第２の拡散領域を形成することを特徴とする、
請求項１乃至請求項３記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06944197A JP3390125B2 (ja) | 1997-03-24 | 1997-03-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06944197A JP3390125B2 (ja) | 1997-03-24 | 1997-03-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270677A true JPH10270677A (ja) | 1998-10-09 |
| JP3390125B2 JP3390125B2 (ja) | 2003-03-24 |
Family
ID=13402737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06944197A Expired - Fee Related JP3390125B2 (ja) | 1997-03-24 | 1997-03-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3390125B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6746924B1 (en) | 2003-02-27 | 2004-06-08 | International Business Machines Corporation | Method of forming asymmetric extension mosfet using a drain side spacer |
| JP2009206412A (ja) * | 2008-02-29 | 2009-09-10 | Oki Semiconductor Co Ltd | 半導体装置の製造方法。 |
-
1997
- 1997-03-24 JP JP06944197A patent/JP3390125B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6746924B1 (en) | 2003-02-27 | 2004-06-08 | International Business Machines Corporation | Method of forming asymmetric extension mosfet using a drain side spacer |
| JP2009206412A (ja) * | 2008-02-29 | 2009-09-10 | Oki Semiconductor Co Ltd | 半導体装置の製造方法。 |
| JP4503080B2 (ja) * | 2008-02-29 | 2010-07-14 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法。 |
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| Publication number | Publication date |
|---|---|
| JP3390125B2 (ja) | 2003-03-24 |
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