KR970053098A - 반도체 소자의 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 SOI층의 상부에 폴리실리콘의 접합 영역을 추가로 형성한 반도체 소자의 트랜지스터 제조방법을 제공하는 것을 목적으로 한다.
이와 같은 본 발명의 트랜지스터 제조방법은 실리콘층,절연층,SOI층의 적층 구조로 형성된 SOI웨이퍼에 필드 산화막과, 필드산화막 위의 소정부위와 인접하는 SOI막 위의 소정 부위에 제1폴리실리콘 패턴을 형성하는 단계; 제1폴리실리콘 패턴 사이의 SOI 위에 게이트 산화막 패턴과 제2폴리실리콘 패턴이 적층된 게이트 전극을 형성하는 단계; N형 불순물을 이온주입하여 저도핑(LDD) 영역을 형성하는 단계; 게이트 전극과 제1폴리실리콘 패턴의 측벽에 측벽 산화막을 형성하는 단계; N형 불순물을 이온주입하여 접합 영역을 형성하는 단계; 노출된 제1폴리실리콘막 패턴의 접합 영역 상부 및 게이트 전극의 상부에 실리사이드 막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 트랜지스터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 실시 예에 따른 트랜지스터의 제조방법을 설명하기 위한 공정 흐름도.

Claims (13)

  1. 실리콘층,절연층,SOI층의 적층 구조로 형성된 SOI웨이퍼의 필드 영역에 필드 산화막을 형성하는 단계; 필드 산화막 영역을 포함한 전면에 제1폴리실리콘을 소정 두께로 증착하는 단계; 상기 폴리실리콘 위에 필드산화막 위의 소정 부위와, 인접하는 SOI막 위의 소정 부위에만 제1폴리실리콘을 남기기 위한 감광막 마스크를 형성하여 노출된 제1폴리실리콘막을 식각하는 단계; 전면에 소정 두께의 게이트 산화막과 제2폴리실리콘막을 순차적으로 형성하는 단계; 상기 제1폴리실리콘 패턴 사이의 소정 부분에 게이트 전극패턴을 남기고 제2폴리실리콘과 게이트 산화막을 순차적으로 제거하는 단계; 전면에 N형 불순물을 소정 에너지와 소정 농도로 이온주입하여 펀치쓰루를 방지하기 위한 저도핑(LDD) 영역을 형성하는 단계; 전면에 산화막을 소정 두께로 증착하는 단계; 상기 제1,2폴리실리콘 표면의 산화막이 제거될 때까지 비등방성 전면 식각하여 게이트 전극 및 제1폴리실리콘막 패턴의 측벽에 측벽산화막을 형성하는 단계; 전면에 N형 불순물을 소정 에너지와 소정농도로 이온주입하여 접합 영역을 형성하는 단계; 상기 노출된 제1폴리실리콘막 패턴의 접합 영역 상부 및 게이트 전극의 상부에 실리사이드 막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 제1폴리실리콘은 2,000 내지 5,000Å 두께 범위로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  3. 제1항에 있어서, 상기 게이트 산화막은 50 내지 200Å 두께 범위로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  4. 제1항에 있어서, 상기 제2폴리실리콘막은 2,000 내지 4,000Å 두께 범위로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  5. 제1항에 있어서, 상기 저도핑 영역을 형성하기 위한 불순물 원소는 인인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  6. 제1항 또는 제5항에 있어서, 상기 인 원소의 이온주입 에너지는 50 내지 100KeV범위로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  7. 제1항 또는 제5항에 있어서, 상기 저도핑 영역을 형성하기 위한 이온주입량은 1×1011내지 1×1017원자/㎤의 농도범위로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  8. 제1항에 있어서, 상기 산화막은 TEOS 산화막인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  9. 제1항 또는 제8항에 있어서, 상기 산화막은 1,000 내지 2,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  10. 제1항에 있어서, 상기 접합 영역 형성을 위한 불순물 원자는 비소인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  11. 제1항 또는 제10항에 있어서, 상기 비소의 이온주입 에너지는 80 내지 15KeV의 범위로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  12. 제1항 또는 제10항에 있어서, 상기 비소의 이온 주입량은 1×1013내지 1×1019원자/㎤의 농도범위로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  13. 제1항에 있어서, 상기 실리사이드는 티타늄(Ti),텅스텐(W),탄탈륨(Ta),몰리브덴(Mo)의 고융점금속중에서 하나 또는 그 이상을 선택적으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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