JP2001524263A - 減じられたマスキングステップでｎｍｏｓおよびｐｍｏｓ装置を製造する方法 - Google Patents

Abstract

(57)【要約】 マスキングステップを減じたＮＭＯＳおよびPＭＯＳ装置の製造方法が開示される。この方法は、第１の導電型の第１の活性領域および第２の導電型の第２の活性領域を有する半導体基板を提供するステップと、第１および第２の活性領域の上にゲート材料を形成するステップと、ゲート材料の上に第１のマスキング層を形成するステップと、第１のマスキング層をエッチングマスクとして用いてゲート材料をエッチングして、第１の活性領域の上に第１のゲートを形成し、および第２の活性領域の上に第２のゲートを形成するステップと、第１のマスキング層を注入マスクとして用いて第２の導電型のトーパントを第１および第２の活性領域内に注入するステップと、第１の活性領域を覆いかつ第２の活性領域の上方に開口部を含む第２のマスキング層を形成するステップと、第１および第２のマスキング層を注入マスクとして用いて第１の導電型のドーパントを第２の活性領域内に注入するステップとを含む。有利には、第１の導電型のドーパントは第２の活性領域において第２の導電型のドーパントを逆ドープし、それによって、いずれのゲートも第１および第２の導電型のドーパントにさらされることなく、単一のマスキングステップで、第１の活性領域に第２の導電型のソースおよびドレイン領域を設け、第２の活性領域に第１の導電型のソースおよびドレイン領域を設ける。

Description

【発明の詳細な説明】 減じられたマスキングステップでＮＭＯＳおよびＰＭＯＳ装置を製造する方法技術分野 この発明は集積回路製造に関し、より具体的には絶縁ゲート型電界効果トラン ジスタに関する。背景技術 金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの絶縁ゲート型 電界効果トランジスタ（ＩＧＦＥＴ）は、ソースおよびドレインに接合する、下 にある面のチャネルを制御するためにゲートを用いる。チャネル、ソースおよび ドレインは、半導体基板に位置付けられ、ソースおよびドレインは基板とは逆に トープされている。ゲートは、ゲート酸化膜などの薄い絶縁層によって半導体基 板から分離される。ＩＧＦＥＴの動作は、ゲートに入力電圧を与えることを含み 、これがチャネルの長さ方向のコンダクタンスを調節するために横方向の電界を 生じさせる。 典型的なＩＧＦＥＴ処理において、ソースおよびドレインは、パターニングさ れたゲートをマスクとして用いて第２の導電型（ＰまたはＮ）のドーパントを第 １の導電型（ＮまたはＰ）の半導体基板内へ導入することにより、形成される。 この自己整合の工程により実装密度が増し、またゲートとソースおよびドレイン との間の寄生オーバラップ容量を減じることになる。 ポリシリコン（多結晶シリコン、ポリ−Ｓｉまたはポリとも呼ばれる）の薄膜 は、ＩＧＦＥＴ技術において多くの重要な用途を有する。主要な革新技術の１つ は、高濃度（heavily doped）ポリシリコンをアルミニウムの代わりにゲートと して用いることである。ポリシリコンはシリコン基板と同じ高い融点を有するの で、ソースおよびドレイン形成の前に典型的にはブランケットポリシリコン層が 堆積され、このポリシリコンは異方性エッチングされて、イオン注入によるソー スおよびトレインの形成中にマスクをもたらすゲートを提供し、その後注入され たドーパントは、ブランケットがなければアルミニウムを溶融するであろう高温 アニールを用いて活性化される。 ＩＧＦＥＴの寸法が減じられ、かつ電源電圧は一定（たとえば３Ｖ）に留まる と、チャネル内のトレイン近傍の電界は増大しがちになる。電界が十分強くなる と、いわゆるホットキャリア効果が起こり得る。たとえば、ホットエレクトロン は基板とゲート絶縁体との間のポテンシャルエネルギ障壁を飛び越えることがで き、それによってホットキャリアがゲート絶縁体内に注入されることになる。注 入されたホットキャリアによってゲート絶縁体にトラップされた電荷は時間とと もに累積し、これが装置のしきい値電圧を永久に変化させてしまうかもしれない 。 ホットキャリア効果を減じるために多くの技術が用いられてきた。そのような 技術の１つは低濃度ドレイン（ＬＤＤ）である。ＬＤＤは最大横方向電界を減ら すことによりホットキャリア効果を減じる。ドレインは典型的には２つのイオン 注入によって形成される。低濃度の注入はゲートに対して自己整合され、高濃度 の注入はゲートの側壁に近接するスペーサに自己整合される。スペーサは典型的 には酸化物または窒化物である。第１のより濃度の低いドーズ量の目的は、チャ ネル近傍の端部に低濃度ドレイン領域（またはＬＤＤ）を形成することである。 第２のより濃度の高いドーズ量は抵抗率の低いドレイン領域を形成し、これは後 に低濃度領域と併合する。高濃度領域は、従来のドレイン構造と比べて、チャネ ルから遠く離れているので、装置の特徴に悪影響を与えずに、高濃度領域の深さ をいくらか深くすることができる。 相補型金属酸化膜半導体（ＣＭＯＳ）回路は、Ｎチャネル（ＮＭＯＳ）装置お よびＰチャネル（ＰＭＯＳ）装置を含む。従来の処理は、典型的には処理シーケ ンスの初期にＮウェルマスクおよびＰウェルマスクを用いてＮＭＯＳおよびＰＭ ＯＳ領域を規定する。従来の処理はまた、典型的には、ＮＭＯＳおよびＰＭＯＳ 領域の上にゲートを形成するための単一マスキングステップと、低濃度Ｎ型ソー ス／ドレイン領域をＮＭＯＳ領域に注入し、低濃度Ｐ型ソース／ドレイン領域を ＰＭＯＳ領域に注入するための別々のマスキングステップと、ゲートに近接する スペーサを形成するステップと、さらにその後高濃度Ｎ型ソース／ドレイン領域 をＮＭＯＳ領域に注入し、高濃度Ｐ型ソース／ドレイン領域をＰＭＯＳ領域に注 入するための別々のマスキングステップとを含む。 ＮＭＯＳおよびＰＭＯＳ領域にソースおよびドレイン領域を創り出すのに、１ つのマスキングステップしか要求しないという方法が報告されている。この方法 では、ゲートが形成された後、高濃度Ｐ型ソース／ドレイン領域はＮＭＯＳおよ びＰＭＯＳ領域内に非選択的に注入され、ＰＭＯＳ領域を覆いかつＮＭＯＳ領域 を露出するマスクが形成され、さらに、高濃度Ｎ型ソース／ドレイン領域が、Ｎ ＭＯＳ領域においてＰ型ソース／ドレイン領域を逆ドープするＮＭＯＳ領域内に 注入される。「ＶＬＳＩ時代のシリコン処理法（SILICON PROCESSING FOR THE V LSI ERA）」第２巻：プロセス・インテグレーション（Process Integration）、 Ｓ．ウルフ（Wolf）著、カリフォルニア州サンセットビーチ、ラティス・プレス （Lattice Press）出版、４３６頁（１９９０年）を参照されたい。この方法は 、４つではなく３つのマスキングステップを用いて低濃度および高濃度ソースお よびドレイン領域を有するＮＭＯＳおよびＰＭＯＳ装置を製造することにまで拡 大できる。具体的には、低濃度P型ソース／ドレイン領域がＮＭＯＳおよびＰＭ ＯＳ領域内に注入され、第１のマスクがＰＭＯＳ領域を覆い、ＮＭＯＳ領域を露 出させ、低濃度Ｎ型ソース／ドレイン領域がＮＭＯＳ領域内に注入されてＮＭＯ Ｓ領域の低濃度Ｐ型ソース／ドレイン領域を逆ドープし、スペーサがゲートに近 接して形成され、さらに、高濃度ソース／ドレイン領域が別々のマスキングステ ップを用いてＮＭＯＳおよびＰＭＯＳ領域内に注入される。 しかしながら、この方法の欠点は、ＮＭＯＳ装置のゲートがＮ型およびＰ型の 両方のドーパントでドープされるということである。二重にドープされたゲート は、たとえば所望のしきい値電圧を得ることにおいて、またはゲートサリサイド のコンタクトを正確に形成することにおいて、困難を引起し得る。 したがって、マスキングステップを減らし、かついずれのゲートもＮ型および Ｐ型の両方のドーパントにさらすことなく、ＮチャネルおよびＰチャネル装置を 生成するための改良された方法が必要である。発明の開示 この発明の目的は、マスキングステップを減じたＮチャネルおよびＰチャネル 装置を提供することである。 この発明の一局面に従うと、方法は、第１の導電型の第１の活性領域および第 ２の導電型の第２の活性領域を有する半導体基板を提供するステップと、第１お よび第２の活性領域の上にゲート材料を形成するステップと、ゲート材料の上に 第１のマスキング層を形成するステップと、第１のマスキング層をエッチングマ スクとして用いてゲート材料をエッチングし、第１の活性領域の上に第１のゲー トを形成し、第２の活性領域の上に第２のゲートを形成するステップと、第１の マスキング層を注入マスクとして用いて第２の導電型のドーパントを第１および 第２の活性領域内に注入するステップと、第１の活性領域を覆いかつ第２の活性 領域の上方に開口部を含む第２のマスキング層を形成するステップと、第１およ び第２のマスキング層を注入マスクとして用いて第１の導電型のドーパントを第 ２の活性領域内に注入するステップとを含む。 有利なことに、第１の導電型のドーパントは第２の活性領域において第２の導 電型のドーパントを逆ドープし、それによって、単一のマスキングステップで、 いずれのゲートも第１および第２の導電型のドーパントにさらされることなく、 第１の活性領域に第２の導電型のソースおよびドレイン領域を提供し、第２の活 性領域に第１の導電型のソースおよびドレイン領域を提供する。 この発明の別の局面に従うと、第１および第２の活性領域においてソースおよ びドレインを形成するステップは、第２の導電型の低濃度ソースおよびドレイン 領域を第１のゲートの外側の第１の活性領域内および第２のゲートの外側の第２ の活性領域内に、第１のマスキング層を第１および第２のゲートに対する注入マ スクとして用いて注入するステップと、第１の導電型の低濃度ソースおよびドレ イン領域を第２のゲートの外側の第２の活性領域内に、第１のマスキング層を第 ２のゲートに対する注入マスクとして、および第２のマスキング層を第１の活性 領域に対する注入マスクとして用いて注入するステップとを含む。第１の導電型 の低濃度ソースおよびドレイン領域は、第２の活性領域において第２の導電型の 低濃度ソースおよびドレイン領域を逆ドープする。その後、この方法は、第１お よび第２のマスキング層を除去するステップと、第１のゲートの近傍に第１のス ペーサを形成しかつ第２のゲートの近傍に第２のスペーサを形成するステップと 、第２の活性領域を覆いかつ第１の活性領域の上方に開口部を含む第３のマスキ ング層を形成するステップと、高濃度ソースおよびドレイン領域を第１のゲート お よび第１のスペーサの外側の第１の活性領域内に注入するステップと、第３のマ スキング層を除去するステップと、第１の活性領域を覆いかつ第２の活性領域の 上方に開口部を含む第４のマスキング層を形成するステップと、高濃度ソースお よびドレイン領域を第２のゲートおよび第２のスペーサの外側の第２の活性領域 内に注入するステップと、第４のマスキング層を除去するステップと、注入され たドーパントをドライブインし、かつ活性化するために高温アニールを適用する ステップとを含む。 好ましくは、第２の導電型の高濃度ソースおよびドレイン領域を注入するステ ップは第１のゲートに対してすべてのドーピングを提供し、第１の導電型の高濃 度ソースおよびドレイン領域を注入するステップは、第２のゲートに対してすべ てのドーピングを提供する。また、ゲート材料がポリシリコンであり、マスキン グ層がフォトレジストであり、第１の導電型がＰ型であり、さらに第２の導電型 がＮ型であると好ましい。 この発明のこれらおよび他の目的、特徴および利点は、この後さらに説明され 、後に続く好ましい実施例の詳細な説明を参照するとより容易に明らかになるで あろう。図面の簡単な説明 後の好ましい実施例の詳細な説明は、次の図面を参照しつつ読むと最もよく理 解され得る。 図１Ａから１Ｌは、この発明の一実施例に従った、マスキングステップを減じ てＮチャネルおよびPチャネル装置を製造するための連続した処理ステップの断 面図を表わす。発明を実施するための様態 図面において、示された要素は必ずしも縮尺を合わせて描かれているわけでは なく、同様または類似の要素は、複数の図面にわたって同じ参照番号で示される こともある。 図１Ａから１Ｌは、この発明の一実施例に従って、マスキングステップを減じ てＮチャネルおよびＰチャネル装置を製造するための連続する処理ステップを示 す断面図を表わす。図１Ａでは、集積回路の製造に好適なシリコン基板１０２が 提供される。基板１０２はＰ＋ベース層（図示せず）上に堆積されたＰ−型エピ タキシャル表面層を含む。基板１０２はエピタキシャル表面層のＰ−型ＮＭＯＳ 領域１０６と、Ｎ−型ＰＭＯＳ領域１０８との間に誘電体分離を設けるトレンチ 酸化膜１０４を含む。ＮＭＯＳ領域１０６は、およそ１×１０¹⁵原子／ｃｍ³の ホウ素背景濃度と、＜１００＞の配向と、１２オーム−ｃｍの抵抗率とを有する 。ＰＭＯＳ領域１０８は、およそ１×１０¹⁵原子／ｃｍ³の砒素背景濃度と、＜ １００＞の配向と、１２オーム−ｃｍの抵抗率とを有する。二酸化シリコン（Ｓ ｉＯ₂）からなるゲート酸化膜１１０のブランケット層が、Ｏ₂含有環境で７００ から１０００℃の温度の管成長を用いて基板１０２の上面に形成される。ゲート 酸化膜１１０は３０から１００オングストロームの範囲の厚さを有する。その後 、ドープされていないポリシリコン１１２のブランケット層が低圧化学気相成長 によってゲート酸化膜１１０の上面に堆積される。ポリシリコン１１２は２００ ０オングストロームの厚さを有する。 図１Ｂでは、フォトレジスト層１１４がポリシリコン１１２上に堆積される。 水銀灯から深紫外線光を生成するステップアンドリピート光投影方式などの、フ ォトリソグラフィック方式は、第１の像パターンでフォトレジスト層１１４を照 射する第１のレチクルを用いる。その後、フォトレジスト層１１４の照射された 部分は取除かれ、フォトレジスト層１１４はＮＭＯＳ領域１０６およびＰＭＯＳ 領域１０８の選択された部分の上方に開口部を含む。 図１Ｃでは、フォトレジスト層１１４をエッチングマスクとして用いて異方性 ドライエッチングが適用される。フォトレジスト層１１４は下にあるポリシリコ ン１１２の領域を保護し、エッチングによりフォトレジスト層１１４の開口部の 下のポリシリコン１１２の領域を除去する。このエッチングは、ゲート酸化膜１ １０に対してポリシリコン１１２を高度に選択的にエッチングするので、無視で きるほどの量のゲート酸化膜１１０しか除去されず、基板１０２は影響を受けな い。エッチングは、ＮＭＯＳ領域１０６上にポリシリコン１１２の第１のゲート １１２Ａを形成し、ＰＭＯＳ領域１０８上にポリシリコン１１２の第２のゲート １１２Ｂを形成する。第１のゲート１１２Ａは、３５００オングストロームの長 さで分けられた対向する垂直な端縁を含み、第２のゲート１１２Ｂは３５００オ ングストロームの長さで分けられた対向する垂直な端縁を含む。 図１Ｄでは、低濃度ソースおよびドレイン領域が、１×１０¹³から２．５×１ ０¹⁴原子／ｃｍ²の範囲のドーズ量および６から８０キロエレクトロンーボルト の範囲のエネルギで、フォトレジスト層１１４を第１のゲート１１２Ａおよび第 ２のゲート１１２Ｂに対する注入マスクとして用いて、矢印１１６で示すリンの イオン注入にその構造をさらすことにより、ＮＭＯＳ領域１０６およびＰＭＯＳ 領域１０８内に注入される。結果として、低濃度ソース／ドレイン領域１２０お よび１２２はＮＭＯＳ領域１０６に注入されて第１のゲート１１２Ａの対向する 垂直な端縁に自己整台され、また低濃度ソース／ドレイン領域１２４および１２ ６はＰＭＯＳ領域１０８内に注入されて第２のゲート１１２Ｂの対向する垂直な 端縁に自己整合される。低濃度ソース／ドレイン領域１２０、１２２、１２４お よび１２６は、約１×１０¹⁷から５×１０¹⁷原子／ｃm³の範囲のリン濃度および １００から１５００オングストロームの範囲の深さでドープされたＮ−である。 図１Ｅでは、フォトレジスト層１３０がＮＭＯＳ領域１０６およびＰＭＯＳ領 域１０８の上に堆積される。フォトリソグラフィック方式は、第２のレチクルを 用いて第２の像パターンでフォトレジスト層１３０を照射する。その後、フォト レジスト層１３０の照射された部分は取除かれ、フォトレジスト層１３０はＮＭ ＯＳ領域１０６全体を覆い、ＰＭＯＳ領域１０８全体の上方に開口部を含む。 重要な点として、フォトレジスト層１１４はフォトレジスト層１３０の堆積お よびパターニングによって基本的には影響を受けない。フォトレジスト層１１４ は、現像装置がフォトレジスト層１１４の照射された部分を取除いた後、かつポ リシリコン１１２の異方性ドライエッチングが起こる前に、従来通り、高い温度 で予めポストベークにさらされているであろう。このポストベークは、フォトレ ジスト層１１４の密着性を向上させかつエッチング抵抗を増すために、フォトレ ジスト層１１４から残留溶剤を除去する。したがって、第２の像パターンがフォ トレジスト層１３０を照射しても、フォトレジスト層１１４はもはや、後の現像 液に可溶とするような光化学変換を経験することができない。 図１Ｆでは、低濃度ソースおよびドレイン領域は、２×１０¹³から５×１０¹⁴ 原子／ｃｍ²の範囲のドーズ量および２から２７キロエレクトロン−ボルトの範 囲のエネルギで、フォトレジスト層１１４を第２のゲート１１２Ｂに対する注入 マスクとして、またフォトレジスト層１３０をＮＭＯＳ領域１０６に対する注入 マスクとして用いて、矢印１３２で示すホウ素のイオン注入にその構造をさらす ことにより、ＰＭＯＳ領域１０８内に注入される。結果として、低濃度ソース／ ドレイン領域１３４および１３６はＰＭＯＳ領域１０８に注入され、第２のゲー ト１１２Ｂの対向する垂直な端縁に対して自己整合され、低濃度ソース／ドレイ ン領域１２４および１２６を逆ドープする。低濃度ソース／ドレイン領域１３４ および１３６は、約２×１０¹⁷から１×１０¹⁸原子／ｃｍ³の範囲のホウ素濃度 および１００から１５００オングストロームの範囲の深さでドープされたＰ−で ある。 矢印１３２で示されたホウ素は、矢印１１６で示されたリンのドーズ量のおよ そ２倍のドーズ量で注入され、低濃度ソース／ドレイン領域１３４および１３６ が低濃度ソース／ドレイン領域１２４および１２６のリン濃度のおよそ２倍のホ ウ素濃度を有することを確実にする。さらに、ホウ素の原子量（１０．８１）は 、リンの原子量（３０．９７）の約３分の１であるので、矢印１３２で示される ホウ素は、矢印１１６で示されるリンのおよそ３分の１のエネルギで注入される 。この態様で、低濃度ソース／ドレイン領域１３４および１３６は、低濃度ソー ス／ドレイン領域１２４および１２６とおよそ同じ深さまで注入され、低濃度ソ ース／ドレイン領域１２４および１２６を消滅させる。 有利には、ソース／ドレイン領域１２０、１２２、１３４および１３６は単一 マスキングステップで提供される。さらに、ゲート１１２Ａまたはゲート１１２ Ｂのいずれも、Ｎ型およびＰ型の両方のドーパントにさらされることはない。実 際、ゲート１１２Ａおよび１１２Ｂはここまではドープされないまま残る。 図１Ｇでは、フォトレジスト層１１４および１３０は剥がされ、２５００オン グストロームの厚さの窒化シリコン（Ｓｉ₃Ｎ₄）層が、３００から４５０℃の範 囲の温度でのプラズマＣＶＤによって露出された表面と一致するように堆積され る。その後、窒化シリコン層は異方性反応性イオンエッチング（ＲＩＥ）にさら され、ＮＭＯＳ領域１０６上におよび第１のゲート１１２Ａの対向する垂直な端 縁に近接して側壁スペーサ１４０を形成し、ＰＭＯＳ領域１０８上におよび第２ のゲート１１２Ｂの対向する垂直な端縁に近接して側壁スペーサ１４２を形成す る。スペーサ１４０は第１のゲート１１２Ａに近接する低濃度ソース／ドレイン 領域１２０および１２２の部分を覆い、スペーサ１４２は第２のゲート１１２Ｂ に近接する低濃度ソース／ドレイン領域１３４および１３６の部分を覆う。 図１Ｈでは、フォトレジスト層１４４がＮＭＯＳ領域１０６およびＰＭＯＳ領 域１０８の上に堆積される。フォトリソグラフィック方式は、第３のレチクルを 用いてフォトレジスト層１４４を第３の像パターンで照射する。この後、フォト レジスト層１４４の照射された部分は取除かれ、フォトレジスト層１４４はＰＭ ＯＳ領域１０８全体を覆い、かつＮＭＯＳ領域１０６全体の上方に開口部を含む 。 図１１では、高濃度ソースおよびドレイン領域が、１×１０¹⁵から５×１０¹⁵ 原子／ｃｍ²の範囲のドーズ量および６から８０キロエレクトロン−ボルトの範 囲のエネルギで、第１のゲート１１２Ａ、スペーサ１４０、およびフォトレジス ト層１４４を注入マスクとして用いて、矢印１４６で示す砒素のイオン注入にそ の構造をさらすことにより、ＮＭＯＳ領域１０６に注入される。結果として、高 濃度ソース／ドレイン領域１５０および１５２はＮＭＯＳ領域１０６に注入され 、かつスペーサ１４０の外側の端縁に自己整合される。高濃度ソース／ドレイン 領域１５０および１５２は、約１×１０¹⁸から１×１０²⁰原子／ｃｍ³の範囲の 砒素濃度および１００から１５００オングストロームの範囲の深さでドープされ たＮ＋である。好ましくは、高濃度ソース／ドレイン領域１５０および１５２の 深さは、低濃度ソース／ドレイン領域１２０および１２２の深さを超える。さら に、矢印１４６で示された砒素は第１のゲート１１２Ａに対してすべてのドーピ ングを提供する。 図１Ｊでは、フォトレジスト層１４４は剥がされ、フォトレジスト層１５４が ＮＭＯＳ領域１０６およびＰＭＯＳ領域１０８の上に堆積される。フォトリソグ ラフィック方式は第２のレチクルを用いて第２の像パターンでフォトレジスト層 １５４を照射する。その後、フォトレジスト層１５４は現像され、フォトレジス ト層１５４の照射された部分は取除かれるので、フォトレジスト層１５４はＮＭ ＯＳ領域１０６全体を覆い、かつＰＭＯＳ領域１０８全体の上方に開口部を含む 。 図１Ｋでは、高濃度ソースおよびドレイン領域は、１×１０¹⁵から５×１０¹⁵ 原子／ｃｍ²の範囲のドーズ量および２から２７キロエレクトロン−ボルトの範 囲のエネルギで、第２のゲート１１２Ｂ、スペーサ１４２、およびフォトレジス ト層１５４を注入マスクとして用いて、矢印１５６で示すホウ素のイオン注入に その構造をさらすことにより、ＰＭＯＳ領域１０８内に注入される。結果として 、高濃度ソース／ドレイン領域１６０および１６２はＰＭＯＳ領域１０８に注入 され、スペーサ１４２の外側の端縁に自己整合される。高濃度ソース／ドレイン 領域１６０および１６２は、約１×１０¹⁸から１×１０²⁰原子／ｃｍ³の範囲の ホウ素濃度、および１００から１５００オングストロームの範囲の深さでドープ されたｐ＋である。好ましくは、高濃度ソース／ドレイン領域１６０および１６ ２の深さは、低濃度ソース／ドレイン領域１３４および１３６の深さを超える。 さらに、矢印１５６で示されるホウ素は、第２のゲート１１２Ｂに対してずべて のドーピングを提供する。 図１Ｌでは、フォトレジスト層１５４は剥がされ、装置はアニールされて結晶 損傷を取除き、およそ９５０から１０５０℃で１０秒から３０秒間短時間アニー ルを施すことによって注入されたドーパントをドライブインおよび活性化する。 ＮＭＯＳ領域１０６のＮＭＯＳ装置に対して、領域１２０および１５０はソース を形成し、領域１２２および１５２はドレインを形成する。同様に、ＰＭＯＳ領 域１０８のＰＭＯＳ装置に対して、領域１３４および１６０はソースを形成し、 領域１３６および１６２はドレインを形成する。ドーパントは垂直および横の両 方向に拡散するので、高濃度領域１５０および１５２は部分的にスペーサ１４０ の下に延び、高濃度領域１６０および１６２は部分的にスペーサ１４２の下に延 びる。同様に、低濃度領域１２０および１２２は第１のゲート１１２Λの下にわ ずかに延び、低濃度領域１３４および１３６はわずかに第２のゲート１１２Ｂの 下に延びる。 ＩＧＦＥＴの製造におけるさらなる処理ステップは、典型的には、ゲート、ソ ースおよびドレインにサリサイドコンタクトを形成するステップと、活性領域上 に厚い酸化物層を形成するステップと、酸化物層にコンタクト窓を形成してサリ サイドコンタクトを露出させるステップと、コンタクト窓に相互接続メタライゼ ーションを形成するステップと、メタライゼーションの上にパッシベーション層 を形成するステップとを含む。さらに、先にまたは後に高温処理ステップを用い てアニールステップを補いまたは置き換え、所望のアニール、活性化、およびド ライブイン機能を提供することもできる。これらのさらなる処理ステップは従来 のものであり、ここで繰返される必要はない。同様に、ここに開示された主な処 理ステップを、当業者には明らかである他のステップと組合せてもよい。 所望であれば、ゲート１１２Ａと１１２Ｂとを電気的に結合させて、ＮＭＯＳ 領域１０６のＮＭＯＳ装置とＰＭＯＳ領域１０８のＰＭＯＳ装置とでＣＭＯＳイ ンバータ回路を提供することもできる。 いくつかの利点について注目すべきである。第１のゲート１１２Ａは砒素のみ でドープされ、第２のゲート１１２Ｂはホウ素のみでドープされるので、いずれ のゲートもＮ型およびＰ型の両方のドーパントでドープされることはない。さら に、低濃度ソース／ドレイン領域１２０および１２２はリンでドープされるが、 第１のゲート１１２Ａはリン（速い拡散体）を含まずに砒素（遅い拡散体）を含 み、砒素はリンと比べて高温処理中にゲート１１２Ａからゲート酸化膜１１０を 通ってＮＭＯＳ領域１０６のチャネル領域へと拡散しにくい。 この発明は、上述の実施例に対して多くの変形例を含む。ゲートはさまざまな 導電体であってよく、ゲート絶縁体およびスペーサはさまざまな誘電体であって よく、またＮＭＯＳおよびＰＭＯＳ領域はＬＯＣＯＳ酸化などのさまざまな技術 を用いて分離することができる。フォトレジスト層はエッチングマスクおよび／ または注入マスクとして用いられる他のマスキング層をパターニングし得る。た とえば、第１のフォトレジスト層は二酸化シリコン層を第１のマスキング層とし てパターニングでき、第２のフォトレジスト層は窒化シリコン層を第２のマスキ ング層としてパターニングできる。ＬＤＤは不可欠ではない。たとえば、ＮＭＯ ＳおよびＰＭＯＳ装置に対するすべてのソース／ドレインドーピングは、この例 ではポリシリコンゲートはソース／ドレイン注入の前にドープされる必要がある とはいえ、第１の２つのソース／ドレイン注入によって提供され得る。活性領域 の導電率および注入されたドーパントは逆にされ得る。好適なＮ型ドーパントは 砒素およびリンを含み、好適なＰ型ドーパントはホウ素Ｂ₁₀、ホウ素Ｂ₁₁、およ びＢＦ₂などのＢＦ_X種を含む。 この発明は、特に、高い回路密度が不可欠な高性能マイクロプロセッサについ て、ＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴおよび他の型のＩＧＦＥ Ｔの製造に特に好適である。例示の目的のため、１対のＮチャネルおよびＰチャ ネル装置が示されてきたが、実際の実施においては、当技術分野で広く実施され ているように、単一半導体ウェハ上に多くの装置が製造される。したがって、こ の発明は集積回路チップ、ならびにマイクロプロセッサ、メモリ、およびシステ ムバスを含む電気システムにおける使用に非常に適している。 当業者は、ここに開示された構造および方法を提供するのに必要なステップを 容易に実現するであろうし、また処理パラメータ、材料、および寸法は単に例示 の目的で与えられたものであって所望の構造および発明の範囲内での修正を達成 するために変化し得るということを理解するであろう。ここに開示された実施例 の変形および修正は、次の請求の範囲に述べるこの発明の範囲および精神から離 れることなく、ここに述べた説明に基づいてなされ得る。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１１年３月１８日（１９９９．３．１８） 【補正内容】請求の範囲 １．ＮチャネルおよびＰチャネル装置を製造するための方法であって、第１の導 電型を有する第１の活性領域（１０６）および第２の導電型を有する第２の活性 領域（１０８）を備えた半導体基板（１０２）を提供するステップと、 第１および第２の活性領域の上にゲート材料（１１２）を形成するステップと 、 ゲート材料（１１２）の上に第１のマスキング層（１１４）を形成するステッ プと、 第１のマスキング層（１１４）をエッチングマスクとして用いてゲート材料（ １１２）をエッチングして、第１の活性領域（１０６）の上に第１のゲート（１ １２Ａ）を形成し、第２の活性領域（１０８）の上に第２のゲート（１１２Ｂ） を形成するステップと、 第１のマスキング層（１１４）を注入マスクとして用いて第２の導電型のドー パントを第１ （１０６）および第２（１０８）の活性領域内に注入するステッ プと、 第１の活性領域（１０６）を覆い、かつ第２の活性領域（１０８）の上方に開 口部を含む第２のマスキング層（１３０）を形成するステップと、 第１（１１４）および第２（１３０）のマスキング層を注入マスクとして用い て第１の導電型のドーパントを第２の活性領域（１０８）内に注入するステップ とを含む、方法。 ２．第１のマスキング層（１１４）が、第２の導電型のドーパントが第１（１１ ２Ａ）および第２（１１２Ｂ）のゲート内に注入されることを防ぎ、 第１のマスキング層（１１４）が、第１の導電型のドーパントが第２のゲート （１１２Ｂ）内に注入されることを防ぎ、 第２のマスキング層（１３０）が、第１の導電型のドーパントが第１のゲート （１１２Ａ）内に注入されることを防ぐ、 請求項１に記載の方法。 ３．第１の導電型のドーパントを注入するステップが、第２の活性領域（１０８ ）において第２の導電型のドーパントを逆ドープする、請求項１または請求項２ に記載の方法。 ４．第１の導電型がＰ型であり、第２の導電型がＮ型である、請求項１、２、ま たは３に記載の方法。 ５．ゲート材料（１１２）をエッチングするステップが、第１のマスキング層（ １１４）において開口部を通して異方性エッチングを施すステップを含む、請求 項１から４のうちのいずれか１つに記載の方法。 ６．第１（１１４）および第２（１３０）のマスキング層を除去するステップと 、 第１のゲート（１１２Ａ）の対向する端縁の近傍に第１のスペーサ（１４０） を形成し、第２のゲート（１１２Ｂ）の対向する端縁の近傍に第２のスペーサ（ １４２）を形成するステップと、 第２の活性領域（１０８）を覆いかつ第１の活性領域（１０６）の上方に開口 部を含む、第３のマスキング層（１４４）を形成するステップと、 第２の導電型のドーパントを、第１のゲート（１１２Ａ）、第１のスペーサ（ １４０）、および第３のマスキング層（１４６）を注入マスクとして用いて、第 １の活性領域（１０６）内に注入するステップと、 第３のマスキング層（１４６）を除去するステップと、 第１の活性領域（１０６）を覆いかつ第２の活性領域（１０８）の上方に開口 部を含む、第４のマスキング層（１５４）を形成するステップと、 第１の導電型のドーパントを、第２のゲート（１１２Ｂ）、第２のスペーサ（ １４２）、および第４のマスキング層（１５４）を注入マスクとして用いて、第 ２の活性領域（１０８）内に注入するステップとを含む、 請求項１から５のうちのいずれか１つに記載の方法。 ７．第１（１１４）および第２（１３０）のマスキング層がフォトレジスト層で あり、ゲート材料（１１２）がポリシリコンである、請求項１から６のうちのい ずれか１つに記載の方法。 ８．ＮチャネルおよびＰチャネル装置が基板（１０２）内の分離領域（１０４） に近接している、請求項１から７のうちのいずれか１つに記載の方法。 ９．半導体基板を提供する前記ステップが、分離領域（１０４）の近傍に第１（ １０６）および第２（１０８）の活性領域を有する半導体基板（１０２）を提供 するステップを含み、第１の活性領域（１０６）は第１の導電型であり、第２ の活性領域（１０８）は第２の導電型であり、 ゲート材料を形成する前記ステップが、 第１（１０６）および第２（１０８）の活性領域上にゲート絶縁体（１１０） を形成するステップと、 ゲート絶縁体の上にポリシリコン層を形成するステップとを含み、 第１のマスキング層を形成する前記ステップが、ポリシリコン層（１１２）の 上に第１のフォトレジスト層（１１４）を形成するステップを含み、第１のフォ トレジスト層（１１４）は第１（１０６）および第２（１０８）の活性領域の上 方部分に開口部を含み、 エッチングする前記ステップが、第１のフォトレジスト層（１１４）をエッチ ングマスクとして用いてポリシリコン層（１１２）をエッチングして、第１の活 性領域の上方に第１のゲート（１１２Ａ）を形成し、第２の活性領域（１０８） の上方に第２のゲート（１１２Ｂ）を形成するステップを含み、 第２の導電型のドーパントを注入する前記ステップが、第１のフォトレジスト 層（１１４）を第１および第２のゲートに対する注入マスクとして用いて、第１ のゲート（１１２Ａ）の外側の第１の活性領域（１０６）内に、および第２のゲ ート（１１２Ｂ）の外側の第２の活性領域（１０８）内に、第２の導電型のソー スおよびドレイン領域を注入するステップを含み、 第２のマスキング層を形成する前記ステップが、基板（１０２）の上に第２の フォトレジスト層（１３０）を形成するステップを含み、第２のフォトレジスト 層（１３０）が第１の活性領域（１０６）を覆い、かつ第２の活性領域（１０８ ）の上方に開口部を含み、さらに、 第１の導電型のドーパントを注入する前記ステップが、第１のフォトレジスト 層（１１４）を第２のゲート（１１２Ｂ）に対する注入マスクとして用い、第２ のフォトレジスト層（１３０）を第１の活性領域（１０６）に対する注入マスク として用いて、第１の導電型のソースおよびドレイン領域を第２のゲート（１１ ２Ｂ）の外側の第２の活性領域（１０８）内に注入するステップを含み、第１の 導電型のソースおよびドレイン領域が、第２のゲート（１１２Ｂ）の外側の第２ の活性領域（１０８）において第２の導電型のソースおよびドレイン領域を逆ド ープする、方法。 １０．第１の導電型のソースおよびドレイン領域が低濃度領域であり、第２の導 電型のソースおよびドレイン領域が低濃度領域である、請求項９に記載の方法。 １１．第１の導電型の低濃度ソースおよびドレイン領域を注入した後、第１のゲ ート（１１２Ａ）の対向する端縁の近傍に第１のスペーサ（１４０）を形成し、 第２のゲート（１１２Ｂ）の対向する端縁の近傍に第２のスペーサ（１４２）を 形成するステップと、 第２の導電型の高濃度ソースおよびドレイン領域を第１のゲート（１１２Ａ） および第１のスペーサ（１４０）の外側の第１の活性領域（１０６）内に注入す るステップと、 第１の導電型の高濃度ソースおよびドレイン領域を第２のゲート（１ｌ２Ｂ） および第２のスペーサ（１４２）の外側の第２の活性領域（１０８）内に注入す るステップとを含む、 請求項１０に記載の方法。 １２．第２の導電型の高濃度ソースおよびドレイン領域を注入するステップが、 第１のゲート（１１２Ａ）に対して最初のドーピングを提供し、 第１の導電型の高濃度ソースおよびドレイン領域を注入するステップが、第２ のゲート（１１２Ｂ）に対して最初のドーピングを提供する、 請求項１１に記載の方法。 １３．第１のゲート（１１２Ａ）に第１の導電型のドーパントが全くなく、第２ のゲート（１１２Ｂ）に第２の導電型のドーパントが全くない、請求項９から１ ２のうちのいずれか１つに記載の方法。 １４．第１（１１２Ａ）および第２（１１２Ｂ）のゲートが互いに電気的に結合 されている、請求項９から１３のうちのいずれか１つに記載の方法。 １５．ＮチャネルおよびＰチャネル装置がインバータ回路を提供する、請求項９ から１４のうちのいずれか１つに記載の方法。 １６．第１の導電型がＮ型であり、第２の導電型がＰ型である、請求項９から１ ５のうちのいずれか１つに記載の方法。 １７．第１の導電型がＰ型であり、第２の導電型がＮ型である、請求項９から１ ５のうちのいずれか１つに記載の方法。 １８．ＮチャネルおよびＰチャネル装置を製造するための方法であって、前記方 法は請求項１に記載の方法を含み、かつ以下に示す順に、 基板（１０２）の上面に近接して前記第１（１０６）および第２（１０８）の 活性領域を有し、基板内に分離領域（１０４）を有する前記半導体基板（１０２ ）を提供するステップを含み、第１の活性領域（１０６）が第１の導電型であり 、第２の活性領域（１０８）が第２の導電型であり、前記方法はさらに、 第１（１０６）および第２（１０８）の活性領域上にゲート酸化膜（１１０） を形成するステップと、 ゲート酸化膜（１１０）の上にポリシリコン層（１１２）を形成するステップ と、 ポリシリコン層（１１２）の上に前記第１のマスキング層として第１のフォト レジスト層（１１４）を形成するステップとを含み、第１のフォトレジスト層（ １１４）は第１（１０６）および第２（１０８）の活性領域の部分の上方に開口 部を含み、前記方法はさらに、 第１のフォトレジスト層をエッチングマスクとして用いて第１のフォトレジス ト層（１１４）の開口部を通してポリシリコン層（１１２）をエッチングし、第 １の活性領域（１０６）の上方に前記第１のゲート（１１２Ａ）を形成し、第２ の活性領域（１０８）の上方に前記第２のゲート（１１２Ｂ）を形成するステッ プと、 第１（１１２Ａ）および第２（１１２Ｂ）のゲートに対して第１のフォトレジ スト層（１１４）を注入マスクとして用いて、第２の導電型の低濃度ソースおよ びドレイン領域を第１のゲート（１１２Ａ）の外側の第１の活性領域（１０６） 内および第２のゲート（１１２Ｂ）の外側の第２の活性領域（１０８）内に注入 するステップと、 基板（１０２）の上に前記第２のマスキング層として第２のフォトレジスト層 （１３０）を形成するステップとを含み、第２のフォトレジスト層（１３０）は 第１の活性領域（１０６）を覆い、かつ第２の活性領域（１０８）の上方に開口 部を含み、前記方法はさらに、 第１のフォトレジスト層（１１４）を第２のゲート（１１２Ｂ）に対する注入 マスクとして用い、また第２のフォトレジスト層（１３０）を第１の活性領域（ １０６）に対する注入マスクとして用いて、第１の導電型の低濃度ソースおよび ドレイン領域を第２のゲート（１１２Ｂ）の外側の第２の活性領域（１０８）内 に注入するステップを含み、第１の導電型の低濃度ソースおよびドレイン領域が 第２のゲート（１１２Ｂ）の外側の第２の活性領域において第２の導電型の低濃 度ソースおよびドレイン領域を逆ドープし、前記方法はさらに、 第１（１１４）および第２（１３０）のフォトレジスト層を除去するステップ と、 基板（１０２）の上にスペーサ材料を堆積するステップと、 スペーサ材料を異方性エッチングして、第１のゲート（１１２Ａ）の対向する 側壁の近傍に第１のスペーサ（１４０）を設け、第２のゲート（１１２Ｂ）の対 向する側壁の近傍に第２のスペーサ（１４２）を設けるステップと、 基板（１０２）の上に第３のフォトレジスト層（１４６）を形成するステップ とを含み、第３のフォトレジスト層（１４６）は第２の活性領域（１０８）を覆 い、かつ第１の活性領域（１０６）の上方に開口部を含み、前記方法はさらに、 第２の活性領域（１０８）に対して第３のフォトレジスト層（１４６）を注入 マスクとして用いて、第２の導電型の高濃度ソースおよびドレイン領域を第１の ゲート（１１２Ａ）および第１のスペーサ（１４０）の外側の第１の活性領域（ １０６）内に注入するステップと、 第３のフォトレジスト層（１４６）を除去するステップと、 基板（１０２）の上に第４のフォトレジスト層（１５４）を形成するステップ とを含み、第４のフォトレジスト層（１５４）が第１の活性領域（１０６）を覆 い、かつ第２の活性領域（１０８）の上方に開口部を含み、前記方法はさらに、 第１の活性領域（１０６）に対して第４のフォトレジストマスク（１５４）を 注入マスクとして用いて、第１の導電型の高濃度ソースおよびドレイン領域を第 ２のゲート（１１２Ｂ）および第２のスペーサ（１４２）の外側の第２の活性領 域（１０８）内に注入するステップと、 第４のフォトレジスト層（１５４）を除去するステップとを含む、方法。 １９．第２の導電型の高濃度ソースおよびドレイン領域を注入するステップが第 １のゲート（１１２Ａ）に対してすべてのドーピングを提供し、 第１の導電型の高濃度ソースおよびドレイン領域を注入するステップが第２の ゲート（１１２Ｂ）に対してすべてのドーピングを提供する、 請求項１８に記載の方法。 ２０．第２の導電型の低濃度ソースおよびドレイン領域をリンのみで注入するス テップと、 第２の導電型の高濃度ソースおよびドレイン領域を砒素のみで注入するステッ プと、 第１のゲート（１１２Ａ）を砒素のみでドープするステップとを含む、 請求項１８または請求項１９に記載の方法。 ２１．第１の導電型の高濃度ソースおよびドレイン領域をホウ素または二フッ化 ホウ素のみで注入するステップと、 第２のゲート（１１２Ｂ）をホウ素または二フッ化ホウ素のみでドープするス テップとを含む、 請求項１８、１９、または２０に記載の方法。 ２２．第１の活性領域（１０６）のソースが、第１の活性領域（１０６）に第２ の導電型の低濃度ソース領域および高濃度ソース領域を含み、 第１の活性領域（１０６）のドレインが、第１の活性領域（１０６）に第２の 導電型の低濃度ドレイン領域および高濃度ドレイン領域を含み、 第２の活性領域（１０８）のソースが、第２の活性領域（１０８）に第１の導 電型の低濃度ソース領域および高濃度ソース領域を含み、 第２の活性領域（１０８）のドレインが、第２の活性領域（１０８）に第１の 導電型の低濃度ソースおよびドレイン領域ならびに高濃度ソースおよびドレイン 領域を含む、 請求項１８から２１のうちのいずれか１つに記載の方法。 ２３．第１の導電型がＰ型であり、第２の導電型がＮ型である、請求項１８から ２２のうちのいずれか１つに記載の方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドーソン，ロバート アメリカ合衆国、78730 テキサス州、オ ースティン、ベアトゥリー・サークル、 3504 (72)発明者 フルフォード，エイチ・ジム アメリカ合衆国、78748 テキサス州、オ ースティン、ウッドシア・ドライブ、9808 (72)発明者 ガードナー，マーク・アイ アメリカ合衆国、78612 テキサス州、シ ーダー・クリーク、ピィ・オゥ・ボック ス・249、ハイウェイ、535 (72)発明者 マイケル，マーク・ダブリュ アメリカ合衆国、78613 テキサス州、シ ーダー・パーク、デイフラワー・トレイ ス、1805 (72)発明者 ムーア，ブラッドリィ・ティ アメリカ合衆国、78746 テキサス州、オ ースティン、ジョニー・ミラー・トレイ ル、1502 (72)発明者 リスターズ，デリック・ジェイ アメリカ合衆国、78728 テキサス州、オ ースティン、テリシュ・カバー、1904 【要約の続き】 も第１および第２の導電型のドーパントにさらされるこ となく、単一のマスキングステップで、第１の活性領域 に第２の導電型のソースおよびドレイン領域を設け、第 ２の活性領域に第１の導電型のソースおよびドレイン領 域を設ける。

Claims (1)

1. 【特許請求の範囲】 １．ＮチャネルおよびＰチャネル装置を製造するための方法であって、第１の導 電型を有する第１の活性領域および第２の導電型を有する第２の活性領域を備え た半導体基板を提供するステップと、 第１および第２の活性領域の上にゲート材料を形成するステップと、 ゲート材料の上に第１のマスキング層を形成するステップと、 第１のマスキング層をエッチングマスクとして用いてゲート材料をエッチング して、第１の活性領域の上に第１のゲートを形成し、第２の活性領域の上に第２ のゲートを形成するステップと、 第１のマスキング層を注入マスクとして用いて第２の導電型のドーパントを第 １および第２の活性領域内に注入するステップと、 第１の活性領域を覆い、かつ第２の活性領域の上方に開口部を含む第２のマス キング層を形成するステップと、 第１および第２のマスキング層を注入マスクとして用いて第１の導電型のドー パントを第２の活性領域内に注入するステップとを含む、方法。 ２．第１のマスキング層が、第２の導電型のドーパントが第１および第２のケー ト内に注入されることを防ぎ、 第１のマスキング層が、第１の導電型のドーパントが第２のゲート内に注入さ れることを防ぎ、さらに、 第２のマスキング層が、第１の導電型のドーパントが第１のゲート内に注入さ れることを防ぐ、 請求項１に記載の方法。 ３．第１の導電型のドーパントを注入するステップが、第２の活性領域において 第２の導電型のドーパントを逆ドープする、請求項１に記載の方法。 ４．第１の導電型がＰ型であり、第２の導電型がＮ型である、請求項１に記載の 方法。 ５．ゲート材料をエッチングするステップが、第１のマスキング層において開口 部を通して異方性エッチングを施すステップを含む、請求項１に記載の方法。 ６．第１および第２のマスキング層を除去するステップと、 第１のゲートの対向する端縁の近傍に第１のスペーサを形成し、第２のゲート の対向する端縁の近傍に第２のスペーサを形成するステップと、 第２の活性領域を覆いかつ第１の活性領域の上方に開口部を含む、第３のマス キング層を形成するステップと、 第２の導電型のドーパントを、第１のゲート、第１のスペーサ、および第３の マスキング層を注入マスクとして用いて、第１の活性領域内に注入するステップ と、 第３のマスキング層を除去するステップと、 第１の活性領域を覆いかつ第２の活性領域の上方に開口部を含む、第４のマス キング層を形成するステップと、 第１の導電型のドーパントを、第２のゲート、第２のスペーサ、および第４の マスキング層を注入マスクとして用いて、第２の活性領域内に注入するステップ とを含む、 請求項１に記載の方法。 ７．第１および第２のマスキング層がフォトレジスト層であり、ゲート材料がポ リシリコンである、請求項１に記載の方法。 ８．ＮチャネルおよびＰチャネル装置が基板内の分離領域に近接している、請求 項１に記載の方法。 ９．請求項１に記載の方法に従って製造されたＮチャネルおよびＰチャネル装置 を含む、集積回路チップ。 １０．マイクロプロセッサ、メモリおよびシステムバスを含み、さらに、請求項 １に記載の方法に従って製造されたＮチャネルおよびＰチャネル装置を含む、電 子システム。 １１．ＮチャネルおよびＰチャネル装置を製造するための方法であって、 分離領域の近傍に第１および第２の活性領域を有する半導体基板を提供するス テップを含み、第１の活性領域は第１の導電型であり、第２の活性領域は第２の 導電型であり、前記方法はさらに、 第１および第２の活性領域上にゲート絶縁体を形成するステップと、 ゲート絶縁体の上にポリシリコン層を形成するステップと、 ポリシリコン層の上に第１のフォトレジスト層を形成するステップとを含み、 第１のフォトレジスト層は第１および第２の活性領域の上方部分に開口部を含み 、前記方法はさらに、 第１のフォトレジスト層をエッチングマスクとして用いてポリシリコン層をエ ッチングして第１の活性領域の上方に第１のゲートを形成し、第２の活性領域の 上方に第２のゲートを形成するステップと、 第１および第２のゲートに対して第１のフォトレジスト層を注入マスクとして 用いて、第１のゲートの外側の第１の活性領域内に、および第２のゲートの外側 の第２の活性領域内に、第２の導電型のソースおよびドレイン領域を注入するス テップと、 基板の上に第２のフォトレジスト層を形成するステップとを含み、第２のフォ トレジスト層が第１の活性領域を覆い、かつ第２の活性領域の上方に開口部を含 み、前記方法はさらに、 第２のゲートに対して第１のフォトレジスト層を注入マスクとして用い、かつ 第１の活性領域に対して第２のフォトレジスト層を注入マスクとして用いて、第 １の導電型のソースおよびドレイン領域を第２のゲートの外側の第２の活性領域 内に注入するステップを含み、第１の導電型のソースおよびドレイン領域は、第 ２のゲートの外側の第２の活性領域において第２の導電型のソースおよびドレイ ン領域を逆ドープする、方法。 １２．第１の導電型のソースおよびドレイン領域が低濃度領域であり、第２の導 電型のソースおよびドレイン領域が低濃度領域である、請求項１１に記載の方法 。 １３．第１の導電型の低濃度ソースおよびドレイン領域を注入した後、第１のゲ ートの対向する端縁の近傍に第１のスペーサを形成し、第２のゲートの対向する 端縁の近傍に第２のスペーサを形成するステップと、 第２の導電型の高濃度ソースおよびドレイン領域を第１のゲートおよび第１の スペーサの外側の第１の活性領域内に注入するステップと、 第１の導電型の高濃度ソースおよびドレイン領域を第２のゲートおよび第２の スペーサの外側の第２の活性領域内に注入するステップとを含む、 請求項１２に記載の方法。 １４．第２の導電型の高濃度ソースおよびドレイン領域を注入するステップが、 第１のゲートに対して最初のドーピングを提供し、 第１の導電型の高濃度ソースおよびドレイン領域を注入するステップが、第２ のゲートに対して最初のドーピングを提供する、 請求項１３に記載の方法。 １５．第１のゲートに第１の導電型のドーパントが全くなく、第２のゲートに第 ２の導電型のドーパントが全くない、請求項１１に記載の方法。 １６．第１および第２のゲートが互いに電気的に結合されている、請求項１１に 記載の方法。 １７．ＮチャネルおよびＰチャネル装置がインバータ回路を提供する、請求項１ １に記載の方法。 １８．第１の導電型がＮ型であり、第２の導電型がＰ型である、請求項１１に記 載の方法。 １９．第１の導電型がＰ型であり、第２の導電型がＮ型である、請求項１１に記 載の方法。 ２０．ＮチャネルおよびＰチャネル装置を製造するための方法であって、次に示 す順に、 基板の上面に近接して第１および第２の活性領域を有し、基板中に分離領域を 有する半導体基板を提供するステップを含み、第１の活性領域が第１の導電型で あり、第２の活性領域が第２の導電型であり、前記方法はさらに、 第１および第２の活性領域上にゲート酸化膜を形成するステップと、 ゲート酸化膜の上にポリシリコン層を形成するステップと、 ポリシリコン層の上に第１のフォトレジスト層を形成するステップとを含み、 第１のフォトレジスト層は第１および第２の活性領域の部分の上方に開口部を含 み、前記方法はさらに、 第１のフォトレジスト層をエッチングマスクとして用いて第１のフォトレジス ト層の開口部を通してポリシリコン層をエッチングし、第１の活性領域の上方に 第１のゲートを形成し、第２の活性領域の上方に第２のゲートを形成するステッ プと、 第１および第２のゲートに対して第１のフォトレジスト層を注入マスクとして 用いて、第２の導電型の低濃度ソースおよびドレイン領域を第１のゲートの外側 の第１の活性領域内および第２のゲートの外側の第２の活性領域内に注入するス テップと、 基板の上に第２のフォトレジスト層を形成するステップとを含み、第２のフォ トレジスト層は第１の活性領域を覆い、かつ第２の活性領域の上方に開口部を含 み、前記方法はさらに、 第２のゲートに対して第１のフォトレジストを注入マスクとして用い、また第 １の活性領域に対して第２のフォトレジスト層を注入マスクとして用いて、第１ の導電型の低濃度ソースおよびドレイン領域を第２のゲートの外側の第２の活性 領域内に注入するステップを含み、第１の導電型の低濃度ソースおよびドレイン 領域が第２のゲートの外側の第２の活性領域において第２の導電型の低濃度ソー スおよびドレイン領域を逆ドープし、前記方法はさらに、 第１および第２のフォトレジスト層を除去するステップと、 基板の上にスペーサ材料を堆積するステップと、 スペーサ材料を異方性エッチングして、第１のゲートの対向する側壁の近傍に 第１のスペーサを設け、第２のゲートの対向する側壁の近傍に第２のスペーサを 設けるステップと、 基板の上に第３のフォトレジスト層を形成するステップとを含み、第３のフォ トレジスト層は第２の活性領域を覆い、かつ第１の活性領域の上方に開口部を含 み、前記方法はさらに、 第２の活性領域に対して第３のフォトレジスト層を注入マスクとして用いて、 第２の導電型の高濃度ソースおよびドレイン領域を第１のゲートおよび第１のス ペーサの外側の第１の活性領域内に注入するステップと、 第３のフォトレジスト層を除去するステップと、 基板の上に第４のフォトレジスト層を形成するステップとを含み、第４のフォ トレジスト層が第１の活性領域を覆い、かつ第２の活性領域の上方に開口部を含 み、前記方法はさらに、 第１の活性領域に対して第４のフォトレジストマスクを注入マスクとして用い て、第１の導電型の高濃度ソースおよびドレイン領域を第２のゲートおよび第２ のスペーサの外側の第２の活性領域内に注入するステップと、 第４のフォトレジスト層を除去するステップとを含む、方法。 ２１．第２の導電型の高濃度ソースおよびドレイン領域を注入するステップが第 １のゲートに対してすべてのドーピングを提供し、 第１の導電型の高濃度ソースおよびドレイン領域を注入するステップが第２の ゲートに対するすべてのドーピングを提供する、 請求項２０に記載の方法。 ２２．第２の導電型の低濃度ソースおよびドレイン領域をリンのみで注入するス テップと、 第２の導電型の高濃度ソースおよびドレイン領域を砒素のみで注入するステッ プと、 第１のゲートを砒素のみでドープするステップとを含む、 請求項２０に記載の方法。 ２３．第１の導電型の高濃度ソースおよびドレイン領域をホウ素または二フッ化 ホウ素のみで注入するステップと、 第２のゲートをホウ素または二フッ化ホウ素のみでドープするステップとを含 む、 請求項２２に記載の方法。 ２４．第１の活性領域のソースが第１の活性領域に第２の導電型の低濃度ソース 領域および高濃度ソース領域を含み、 第１の活性領域のドレインが、第１の活性領域に第２の導電型の低濃度および 高濃度ドレイン領域を含み、 第２の活性領域のソースが、第２の活性領域に第１の導電型の低濃度および高 濃度ソース領域を含み、 第２の活性領域のドレインが、第２の活性領域に第１の導電型の低濃度および 高濃度ソースおよびドレイン領域を含む、 請求項２０に記載の方法。 ２５．第１の導電型がＰ型であり、第２の導電型がＮ型である、請求項２０に記 載の方法。