JPS5825270A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5825270A JPS5825270A JP56124905A JP12490581A JPS5825270A JP S5825270 A JPS5825270 A JP S5825270A JP 56124905 A JP56124905 A JP 56124905A JP 12490581 A JP12490581 A JP 12490581A JP S5825270 A JPS5825270 A JP S5825270A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- gate
- source
- mask
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ζＯ発発明製製品歩留珈を向上することかて自る半導体
装置の製造方法に関するもＯである・ＭｕＭｌ集積回路
の製造方法として選択酸化法を用−たフィールド酸化層
の形成、あるいは多結晶シリコンを用すたセルファツイ
ン方式によ為ソース・ドレイン′門よびゲートＯ溶成な
ど紘会知Ｏ技書として広く用りられている。以下説−を
簡単にするため、相補１１Ｍ０ＩＩ鳳集積回路（Ｍ下〇
−Ｍｏｌと言う＞ＯＳ造方法にクーて説明する・第１図
（ａ）〜第４図（優は従来の半導体装置の製造方法を工
程順に示す断面図である。これら０図にシｂて、 （１
）＃′ｉデ型基板、（ツはＰ型トラシジスタが搭軟され
る領域とをるＮウェル、（田はフィールＶ酸化膜、（栃
はゲート酸化膜、（５）けゲート材料となる多結晶シリ
コン、（＠は残存感光性樹脂、（７）肚感光性樹脂で・
ある− 次に、上記構成による０−Ｍｏ−の製造方法について説
明する。まず、第１図−）ｋ示すように、を型基板（１
）上に肩つェル仕）、フィールド酸化膜（３）およびゲ
ート酸化膜（４を形成する０次に、第１１１（Ｎに示す
ように、多結晶シリコン（５ａを全ＩＮＫ被着する６次
に、第１ＩＩ（−に示すように、公知の写真蝕刻技術を
用−て、ゲート領域に０４、多結晶シダコン（５）が残
るように処理するが、ζＯ工程ではゲート材料どなる多
結晶シリコン（５）Ｏ上には残存感光性樹脂（＠が残る
が、０−Ｍ０ＩＩＫ訃すてはこの後Ｐチャンネルトラン
ジスタＯノース・ドレインを廖威するため、―記残存感
光性樹１１（ｌを付けたまま、その上に重ねて、振売性
樹脂（ηを塗布し、？チャンネルトランジスタ０領域だ
け０開孔処理を施す１次に、第１図（４）Ｋ示すように
１例えげポロンＯイオン注入を行なえば２１１１ＫＩ＆
つてＩｋ宿した感光性樹脂をマスタとして、所望の領域
ＫＰＷＩＯソース・ドレインが形成される。
装置の製造方法に関するもＯである・ＭｕＭｌ集積回路
の製造方法として選択酸化法を用−たフィールド酸化層
の形成、あるいは多結晶シリコンを用すたセルファツイ
ン方式によ為ソース・ドレイン′門よびゲートＯ溶成な
ど紘会知Ｏ技書として広く用りられている。以下説−を
簡単にするため、相補１１Ｍ０ＩＩ鳳集積回路（Ｍ下〇
−Ｍｏｌと言う＞ＯＳ造方法にクーて説明する・第１図
（ａ）〜第４図（優は従来の半導体装置の製造方法を工
程順に示す断面図である。これら０図にシｂて、 （１
）＃′ｉデ型基板、（ツはＰ型トラシジスタが搭軟され
る領域とをるＮウェル、（田はフィールＶ酸化膜、（栃
はゲート酸化膜、（５）けゲート材料となる多結晶シリ
コン、（＠は残存感光性樹脂、（７）肚感光性樹脂で・
ある− 次に、上記構成による０−Ｍｏ−の製造方法について説
明する。まず、第１図−）ｋ示すように、を型基板（１
）上に肩つェル仕）、フィールド酸化膜（３）およびゲ
ート酸化膜（４を形成する０次に、第１１１（Ｎに示す
ように、多結晶シリコン（５ａを全ＩＮＫ被着する６次
に、第１ＩＩ（−に示すように、公知の写真蝕刻技術を
用−て、ゲート領域に０４、多結晶シダコン（５）が残
るように処理するが、ζＯ工程ではゲート材料どなる多
結晶シリコン（５）Ｏ上には残存感光性樹脂（＠が残る
が、０−Ｍ０ＩＩＫ訃すてはこの後Ｐチャンネルトラン
ジスタＯノース・ドレインを廖威するため、―記残存感
光性樹１１（ｌを付けたまま、その上に重ねて、振売性
樹脂（ηを塗布し、？チャンネルトランジスタ０領域だ
け０開孔処理を施す１次に、第１図（４）Ｋ示すように
１例えげポロンＯイオン注入を行なえば２１１１ＫＩ＆
つてＩｋ宿した感光性樹脂をマスタとして、所望の領域
ＫＰＷＩＯソース・ドレインが形成される。
しかしながら、従来の半導体装置の製造方法ではｆｉｌ
目＃ｃｌｋ布し、ゲート上に残りえ残存感光性樹脂をマ
スクとしてＰａ１Ｏイオン注入を行なう、いわゆゐセル
ファライン方式となって９Ａ為ため、２回目の感光性樹
脂の塗布工ｌＩ＃Ｉｃ５Ｉ−け１重ね会わせＯずれ、あ
るいは撒布むらなどＯ作業ミスがあると、製品Ｏ歩留り
が低下すゐｔｋＭＯ欠点があった。
目＃ｃｌｋ布し、ゲート上に残りえ残存感光性樹脂をマ
スクとしてＰａ１Ｏイオン注入を行なう、いわゆゐセル
ファライン方式となって９Ａ為ため、２回目の感光性樹
脂の塗布工ｌＩ＃Ｉｃ５Ｉ−け１重ね会わせＯずれ、あ
るいは撒布むらなどＯ作業ミスがあると、製品Ｏ歩留り
が低下すゐｔｋＭＯ欠点があった。
したがって、この発明の目的は感光性樹脂０塗布工ＩＮ
Ｋシける作業ミスを表くシ、製品０歩留参を向上するこ
とができる半導体装置ＯＪｌ造方法に関するものである
。
Ｋシける作業ミスを表くシ、製品０歩留参を向上するこ
とができる半導体装置ＯＪｌ造方法に関するものである
。
仁のよう′＆目的を達成するため、この発明紘Ｍｏｌ！
集積回路のゲートと１にふ多結晶シＶコン上の高融点金
属を被着したＯち、熱電１ｍＫよ）、この高融点金属を
シリナイド化し、この金属シリナイＶを注入イオンのマ
スクとして用い、竜ルアアライン方式によ〕ソース・ド
レインを形成するものであり、以下実施例を用いて詳ｍ
Ｋ説−する。
集積回路のゲートと１にふ多結晶シＶコン上の高融点金
属を被着したＯち、熱電１ｍＫよ）、この高融点金属を
シリナイド化し、この金属シリナイＶを注入イオンのマ
スクとして用い、竜ルアアライン方式によ〕ソース・ド
レインを形成するものであり、以下実施例を用いて詳ｍ
Ｋ説−する。
第２図（−〜第２図（船はこの発明に係る半導体装置の
製造方法の一実施例を工程順に示す断面図である。これ
らｅｌＫ）いて、（櫛は白金、タングステン、モリブデ
ンなどの高融点金属、（剰はこの高融点金属（−がシリ
ナイド化した金属シリナイドである。
製造方法の一実施例を工程順に示す断面図である。これ
らｅｌＫ）いて、（櫛は白金、タングステン、モリブデ
ンなどの高融点金属、（剰はこの高融点金属（−がシリ
ナイド化した金属シリナイドである。
次に、上紀構威による半導体装置の製造方法を工程順に
説明する。まず、第２ＷＭ（−に示すように、デ型基［
（１）上ＫＮウェル（コケフィールド酸化１［ｃｓ）シ
よびゲート酸化膜（４）を形成する。そして、多結晶シ
リコン（５）を全１１に被着する１次に％第２図−）ｋ
示すように１ζ０多結晶シリコン缶）上に重ねて比較的
原子番号０１６−金属例えば高融点金属である白金（瞬
を被着する。そして、この試料を加熱処理、例えば５ｏ
ｏｃ鹸１１に昇温することｋよ）、多結晶シリコン（（
転）と白金（櫛が反応し、白金シνナイ）’（１（デｔ
８１）が形成される１次に、写真蝕刻技術を使い、多結
晶シダコン価）および内金シダナイド＠）を選択的に＃
去し、？チャネルトラｙジＸ−〇ゲート領域およびＮチ
ャネルトランジスタのダート領域を第２８Ｉ（ｄＫ示す
ように形成す為、そして。
説明する。まず、第２ＷＭ（−に示すように、デ型基［
（１）上ＫＮウェル（コケフィールド酸化１［ｃｓ）シ
よびゲート酸化膜（４）を形成する。そして、多結晶シ
リコン（５）を全１１に被着する１次に％第２図−）ｋ
示すように１ζ０多結晶シリコン缶）上に重ねて比較的
原子番号０１６−金属例えば高融点金属である白金（瞬
を被着する。そして、この試料を加熱処理、例えば５ｏ
ｏｃ鹸１１に昇温することｋよ）、多結晶シリコン（（
転）と白金（櫛が反応し、白金シνナイ）’（１（デｔ
８１）が形成される１次に、写真蝕刻技術を使い、多結
晶シダコン価）および内金シダナイド＠）を選択的に＃
去し、？チャネルトラｙジＸ−〇ゲート領域およびＮチ
ャネルトランジスタのダート領域を第２８Ｉ（ｄＫ示す
ように形成す為、そして。
感光性樹脂（６）を除去し、再び感光性樹Ｉｔｆｆ）を
塗布し、？チャネル領域だけを開孔すればデチャネルト
ツンジスタのゲート上には白金シＶｔイＶ（２）が露出
する。そして、第１！■（纏）に示すように１例えばポ
ロンをイオン注入すれば感光性樹脂（ηシよび白金シシ
サイト°鉋）が注入時のマスタとｅ＊、？チャネルトラ
ンジスタのソース・ドレインが形成される。そして、以
降は公知の技ｆＩＩＫよ珈Ｃ−麗０１集積回路が完成す
る。
塗布し、？チャネル領域だけを開孔すればデチャネルト
ツンジスタのゲート上には白金シＶｔイＶ（２）が露出
する。そして、第１！■（纏）に示すように１例えばポ
ロンをイオン注入すれば感光性樹脂（ηシよび白金シシ
サイト°鉋）が注入時のマスタとｅ＊、？チャネルトラ
ンジスタのソース・ドレインが形成される。そして、以
降は公知の技ｆＩＩＫよ珈Ｃ−麗０１集積回路が完成す
る。
このような工種をとることｋより％ゲート形成時の感光
性樹Ｍ（６）は白金シリ！イド（ｍシよび多結晶シリコ
ン（−の選択除去後、即座に瞭＊され為ため、たとえソ
ース・ドレイン形成時の感光性樹脂（７）に対すみ写真
蝕刻工１１ＫＪＸが畠りえとしても、作業Ｏ＋夛直しが
可能であゐ、しかも自余シ９−？イＶ（９）がイオン注
入のマスクとなるため％セルファツインの特徴は損なわ
れることはない、このため、作業ミスがなくなり、製品
の歩留夛が向上する。さらに、ゲートとなる多結晶シリ
コン上に金属シリサイドを形成するため、単にイオン注
入のマスクとしての作用ばかりでなく、ゲー）０低抵抗
化も同時に達成できるため、これを配線材料として使う
こと亀できることはもちろんである。
性樹Ｍ（６）は白金シリ！イド（ｍシよび多結晶シリコ
ン（−の選択除去後、即座に瞭＊され為ため、たとえソ
ース・ドレイン形成時の感光性樹脂（７）に対すみ写真
蝕刻工１１ＫＪＸが畠りえとしても、作業Ｏ＋夛直しが
可能であゐ、しかも自余シ９−？イＶ（９）がイオン注
入のマスクとなるため％セルファツインの特徴は損なわ
れることはない、このため、作業ミスがなくなり、製品
の歩留夛が向上する。さらに、ゲートとなる多結晶シリ
コン上に金属シリサイドを形成するため、単にイオン注
入のマスクとしての作用ばかりでなく、ゲー）０低抵抗
化も同時に達成できるため、これを配線材料として使う
こと亀できることはもちろんである。
なお、上記実施例ではＮ’）エル方式の場合について説
明したが、ｔウェル方式についても各Ｐ！。
明したが、ｔウェル方式についても各Ｐ！。
Ｎ型領域を逆にすれば同様にできることはもちろんであ
る。ま九、高融点金属として白金を用いて説明したが、
タングステン（ロ）、モ！プデンｋ）’Ｉｃついても同
様にできることはもちろんである。
る。ま九、高融点金属として白金を用いて説明したが、
タングステン（ロ）、モ！プデンｋ）’Ｉｃついても同
様にできることはもちろんである。
以上詳細に説明したように、この発明に係る半導体装置
の製造方法によればソース・ドレイン形成時の感光性樹
ｊｌＫ対する写真蝕刻工程にミスがあっても、作業のや
會直しが可能である。しかも金属シリナイドがイオン注
入Ｏマスタとなるため、セルファツインｅ）轡黴が損な
われることが＆いため、作業２スがな（壜シ、製品Ｏ歩
奮伽が陶土するなどの効果がある。
の製造方法によればソース・ドレイン形成時の感光性樹
ｊｌＫ対する写真蝕刻工程にミスがあっても、作業のや
會直しが可能である。しかも金属シリナイドがイオン注
入Ｏマスタとなるため、セルファツインｅ）轡黴が損な
われることが＆いため、作業２スがな（壜シ、製品Ｏ歩
奮伽が陶土するなどの効果がある。
ｔｓｉ面Ｏ簡単表説明
第４図（転）〜第１図（−は従来ｔｓ＊導体装置の製造
方法を工震履忙示す断面図、第２図（−〜第２閣釦はこ
の発明に係る半導体装置の製造方法の一実施例を工穆履
に示す断Ｎｓである。
方法を工震履忙示す断面図、第２図（−〜第２閣釦はこ
の発明に係る半導体装置の製造方法の一実施例を工穆履
に示す断Ｎｓである。
（１）・・・・デＩ！ＪＩ［、（２）・・・・Ｎウェル
、ＩＩ）・・・・フィールド酸化膜、（４）・・・・ゲ
ート酸化膜％（９・・・・多結晶シリコン、Ｃ瞬・・・
・残存感光性樹脂、（り・・・・感光性樹脂、（栃・・
・・高融点金属、・）・・・・金属シＶｔイド。
、ＩＩ）・・・・フィールド酸化膜、（４）・・・・ゲ
ート酸化膜％（９・・・・多結晶シリコン、Ｃ瞬・・・
・残存感光性樹脂、（り・・・・感光性樹脂、（栃・・
・・高融点金属、・）・・・・金属シＶｔイド。
＆シ、図中、同一符号は同一まえは椙ａＩＩ分を示す。
代理人 葛 舒 信 −（外１４）
第１１Ａ
第２図
１ｌＪＢ″ｔｉｔ
特許庁長官殿
１、事件の表示 特願昭 ６６−１２４９０８号
２、発明の名称 半導体装置の製造方法 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の橿 ６、補正の内容 明細書第３頁第２０行の「上の」を「上に」と補正する
。
２、発明の名称 半導体装置の製造方法 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の橿 ６、補正の内容 明細書第３頁第２０行の「上の」を「上に」と補正する
。
以 上
Claims (1)
- ＭＯ−置県積回路のゲートと１にる多結晶シ９シン上に
高融点金属を被着したＯち、熱ＭＩＩＫよ伽ζＯ高融点
金属をシ９ｔイド化し、Ｆ−ｏ金属シダナイドをイオン
注入Ｏマスタとしてｍ％Ｉ′ｈてセルファツイン方式に
よ）ノース・ドレインを溶成することを畳徴とする半導
体装置の一造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124905A JPS5825270A (ja) | 1981-08-07 | 1981-08-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124905A JPS5825270A (ja) | 1981-08-07 | 1981-08-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5825270A true JPS5825270A (ja) | 1983-02-15 |
Family
ID=14897007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56124905A Pending JPS5825270A (ja) | 1981-08-07 | 1981-08-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5825270A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198679A (ja) * | 1985-02-27 | 1986-09-03 | Sharp Corp | Ｍｏｓ型電界効果トランジスタ |
| US5820996A (en) * | 1996-01-31 | 1998-10-13 | Sharp Kabushiki Kaisha | Electroluminescence device and method of manufacturing same |
| US6060345A (en) * | 1997-04-21 | 2000-05-09 | Advanced Micro Devices, Inc. | Method of making NMOS and PMOS devices with reduced masking steps |
| US6163059A (en) * | 1997-03-07 | 2000-12-19 | Advanced Micro Devices, Inc. | Integrated circuit including source implant self-aligned to contact via |
-
1981
- 1981-08-07 JP JP56124905A patent/JPS5825270A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198679A (ja) * | 1985-02-27 | 1986-09-03 | Sharp Corp | Ｍｏｓ型電界効果トランジスタ |
| US5820996A (en) * | 1996-01-31 | 1998-10-13 | Sharp Kabushiki Kaisha | Electroluminescence device and method of manufacturing same |
| US6163059A (en) * | 1997-03-07 | 2000-12-19 | Advanced Micro Devices, Inc. | Integrated circuit including source implant self-aligned to contact via |
| US6060345A (en) * | 1997-04-21 | 2000-05-09 | Advanced Micro Devices, Inc. | Method of making NMOS and PMOS devices with reduced masking steps |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE112006000598T5 (de) | Transistoranordnung und Verfahren zur Herstellung derselben | |
| JPS60163455A (ja) | 読み出し専用記憶装置及びその製造方法 | |
| JPH08148649A (ja) | 半導体装置の製造方法 | |
| JPS5825270A (ja) | 半導体装置の製造方法 | |
| JP2006041339A (ja) | Ｃｍｏｓ集積回路 | |
| JPH0351313B2 (ja) | ||
| JPH0272661A (ja) | 半導体装置の製造方法 | |
| JP2859332B2 (ja) | 半導体装置の製造方法 | |
| JPH01220858A (ja) | 半導体装置の製造方法 | |
| JPS633447A (ja) | Ｃｍｏｓ半導体集積回路装置の製造方法 | |
| JPS63122156A (ja) | 半導体集積回路の製造方法 | |
| KR100469760B1 (ko) | 복합 반도체 소자의 게이트 산화막 형성 방법 | |
| JPH11260934A (ja) | 半導体装置及びその製造方法 | |
| JP3184709B2 (ja) | Ｃｍｏｓ半導体装置およびその製造方法 | |
| JPS59115554A (ja) | 半導体装置の製造方法 | |
| JPH023270A (ja) | Ｈｃｔ半導体装置の製造方法 | |
| JPS5829627B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPS5975653A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6074682A (ja) | 半導体装置の製造方法 | |
| JPS5939046A (ja) | ゲ−トアレイの製造方法 | |
| JPS63202055A (ja) | 半導体装置の製造方法 | |
| JPS58218161A (ja) | 半導体装置の製造方法 | |
| JPH05267599A (ja) | 半導体装置及びその製造方法 | |
| JPH02209767A (ja) | 半導体装置の製造方法 | |
| JPS63153862A (ja) | 半導体装置の製造方法 |