JPS5829627B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体記憶装置釦よびその製造方法に関し、そ
の目的はＭＯＳ型集積回路の読出し専用メモリーすなわ
ちリード・オンリー・メモリー（ＲＯＭ）等に関し、よ
り少ない工程で、且つ、優れた特性が得られる記憶装置
を提供するものである。

従来、ＭＯ８型半導体集積回路ニチ・けるＲＯＭは、−
例をあげると第１図に示されるように、Ｘデコーダ１．
Ｙデコーダ２によって選択された１個のトランジスタＴ
がメモリ素子となって卦り、通常最小の面積が可能とな
る各メモＩＪ ）ランジスタのスレッシホルト電圧ｖＴ
を制御する方式が用いられている。

第１図中で×印のついているトランジスタ（Ｔ 、Ｔ
Ｔ 、Ｔ 、Ｔ ・・・・・・）１１
１３９ ２２ ３１ ３３はｖｌが
高く、その他のトランジスタ（Ｔ１２ 、Ｔ２１ ｔＴ
２３．Ｔ３□・・・・・・）はｖｌが低いとすれば、こ
れらのトランジスタの■１の高低に応じてｉｔ ｌ ｍ
ｌ 、 （（Ｑ ｂｌを決定できる。

すなわち、ｖｌの高低にに応じて１（ｌ ｎ 、 ＲＱ
）ｋの記憶素子の対応づけが行われている。

これらの各ＭＯ８）ランジスタは半導体集積回路の製造
時にｉｔ 、 ｈ％ 、 （（Ｑ ｈｌの記憶がなされ
ることになり、■１の相違を実現するべく、通常（１１
１％と′Ｏ゛のＭＯＳ）ランジスタで製造条件を異なら
せている。

捷ず、同一半導体基板にｖｌの異なるＭＯＳ）ランジス
タを製造する従来の方法を第２図とともに述べる。

第２図ａで、Ｐ型シリコン基板１１上にフィールド酸化
膜１２．ゲート酸化膜１３を形成する。

次にｖ７の高いトランジスタを形成する部分のみに、フ
ォトレジスト膜等のマスク１４を用い、イオン注入法に
よりボロン不純物１５を選択的に導入するす。

ボロン不純物１５を注入した部分では、Ｐ型の高濃度の
不純物のためこの部分に後に形成されるＭＯＳ）ランジ
スタはＶｌが高くなる。

次に全面にポリシリコン層を形成し、フォトエッチによ
り選択的にゲート酸化膜１３−１．１３−２、ゲート電
極１６Ａ、１６Ｒを形成するＣ８ こうしたのち、ゲート電極１６をマスクとして、ゲート
酸化膜１３をエツチングし、ｎ型のリン不鈍物を基板に
拡散してソース・ドレイン領域１７を形成するｄｏこと
で、１７−１は１６−１をゲート電極とするＭＯＳトラ
ンジスタＴ１のソース領域、１７−２はＴｏのドレイン
領域かつ１６−２をゲー）！極とするＭＯＳ）ランジス
タＴ２のソース領域、１７−３はＴ２のドレイン領域で
ある。

後に完成されるＭＯＳ ）ランジスタＴ１が低いｖ７を
有するＭＯＳトランジスタ、同Ｔ２が高いｖｌを有する
ＭＯＳ ）ランジスタとなる。

次に、全面にＣＶＤ法によりシリコン酸化膜１８を形成
し、コンタクトの窓１９を選択的に形成するｅｏそして
Ａｔ電極を蒸着し配線２０を形成することによりＭＯＳ
）ランジスタＴ１．Ｔ２を記憶素子とするＲＯＭが完成
するｆ０第２図ｇは第２図ｆの状態でのＲＯＭの部分概
略平面図である。

第２図ｇの１９’ 、 ２０’は隣接する他の素子のコ
ンタクト部分ち−よびＡｔ配線であり、１６．２０は第
１図の配線の所定部に用いられる。

さて、以上の方法では■制御のためのイオン注入工程を
必要とする欠点がある。

さらに第２図ｆｇからも明らかなとと〈ｖｌの高いＭＯ
Ｓ）ランジスタ’ｌ’２ｖ７ｃｉ−いてもそのドレイン
領域ならびにゲート電極がＴ１と同じく重なって釦り、
Ｔ２の寄生容量が大きく回路の高速動作に大きな影響を
及ぼす。

更に、第２図の方法では■１を高くするためにイオン注
入にて基板の不純物濃度を大きく１〜で釦り、トランジ
スタの耐圧が低くなる欠点がある。

このように、第２図の方法は様々な問題点を有している
。

本発明はこのような検討にもとづき、ｖ１制御のための
イオン注入が不要で高速動作に極し耐圧も高い半導体記
憶装置を提供するものである。

以下、第３図に従って、本発明の一実施例の半導体ＲＯ
Ｍの製造方法について詳細に説明する。

Ｐ型シリコン半導体基板２１上にフィールド酸化膜２２
とゲート酸化膜２３を形威し、全面にシリコンナイトラ
イド膜２４を形成した後、シリコンナイトライド膜２４
及びゲート酸化膜２３に窓２５を形成してゲート酸化膜
を２３−１ 、２３−２［分離するａ。

次に全面にポリシリコン膜２６釦よヒソの上にシリコン
ナイトライド膜２７を形成するｂｏこのポリシリコン膜
２６ｉｊ：ｎ型不純物をドープさせて族長させるか、又
は膜形成後、ｎ型不純物を拡散させる。

次にフォトレジスト膜（図示せず）でポリシリコン電極
２６−１．２６−２．２６−３のパターンを形成し、Ｃ
Ｆ２Ｃｔ２雰囲気中のスパッタエツチング法により、シ
リコンナイトライド膜２７釦よびポリシリコン膜２６の
ほぼ半分の厚さをエツチングし、薄くシタポリシリコン
膜２８を形成するｃ０２６−１ 、２６−３はそれぞれ
後に形成されるＭＯＳ）ランジスタのゲート電極となり
、２６−２はドレイン卦よびソース電極となるものであ
る。

次に、トランジスタとして動作させない領域を例えばフ
ォトレジスト膜２９でマスクして、イオン注入法により
リンイオンを薄くしたポリシリコンＱｌ（２８を通して
基板２１に選択的に導入し、イオン注入層３０を形成す
るｄｏこのときイオン注入の条件は、ポリシリコン電極
２６−１．２６−２ 。

２６−３を通しては基板に注入されないような加速電圧
で行なう。

次にフォトレジスト膜２９を除去し、シリコンナイトラ
イド膜２７をマスクとして選択酸化により薄くしたポリ
シリコン膜２８を酸化膜３１に変換してポリシリコン電
極２６−Ｌ２６−２．２６−３を分離し、合せてイオン
注入層３０を活性化し、ソース・ドレイン領域３２及び
ポリシリコン膜よりの拡散層３３を形成させるｅｏここ
でゲート電極２６−１を有するＭＯＳ）ランジスタＴＲ
１とゲート電極２６−３を有するＭＯＳ ）ランジスタ
ＴＲ２とが形成され、ＴＲ１は前述の第１図［１−けル
Ｖ、（７）低イＴ１２ 、Ｔ２１ ｓ Ｔ２３ ＊Ｔ３
２・・・・・・、第２図のＴ１に相当し、ＴＲ２は第１
図のＴ１１．Ｔ１３．Ｔ２□、 Ｔ３１ ＋ Ｔ３３・
・・・・・、第２図のＴ２に相当するＭＯＳ）ランジス
タである。

３２−１ばＴＲ１のソース領域、３２−２はＴＲ１のド
レイン領域となり、３２−３はＴＲ２のソース領域、３
２−４はＴＲ２のドレイン領域に相当するが、ＴＲ２の
ソース・ドレイン領域３２−３．３２−４は第３図ｅか
ら明らかなようにそのゲート電極２６−３と重複してち
−らずトランジスタＴＲ２はオフセットトランジスタと
なっている。

すなわち、ＴＲｇ常８１ＦＦ状態を呈するトランジスタ
となる。

ＴＲ，はゲート電極２６−１とソース・ドレイン領域の
重複Ｌ〜たＭＯＳ）ランジスタである。

次に、全面［ＣＶＤ法によるシリコン酸化膜３４を形成
し、窓あげした後、熱リン酸等により選択的にシリコン
ナイトライド膜２７を除去し、コンタクト部３５を形成
するｆ。

次にアルミニウムを蒸着し電極配線３６を形成するｇ０
第３図１１ ＶＣｇ図に示した断面構造の概略平面図を
示す。

３６′は隣接する。

Ｕ配線である。以上の説明から明らかなように、第３図
ではトランジスタとして動作するＭＯＳ）ランジスタＴ
Ｒ，とオフセットのトランジスタＴＲ２を形成してわり
、この両トランジスタにてＲＯＭを作成することができ
、ｖ１制御のためのイオン注入は不要である。

そして、第３図から明らかなように、回路でトランジス
タとして動作させない所すなわちオフセットトランジス
タＴＲ２では、ソース・ドレインのイオン注入層が形成
されない。

したがってその分だけ配線３６に接続される拡散層と基
板間の接合容量が少なくなる。

又オフセットトランジスタＴＲ２では、ゲート電極２６
−３と基板間の容量は、マイノリティキャリアのソース
よりの注入がないためゲート電極２６−３の下に反転層
を生じず、その結果ゲート絶縁膜の容量と、基板表面に
生ずる空乏層の容量との直列接続となり大幅に減少する
。

なち・、以上述べた実施例では、表面段差を少なくする
ため、薄いポリシリコン膜２８を残す例で説明したが、
薄いポリシリコン膜２８が残らないようにエツチングし
ても良いことは明白である。

又同様に第２図に示した方法に釦いても、ポリシリコン
エツチング後、マスクを用いて選択的にイオン注入を行
なうことによりオフセットトランジスタを形成すれば本
発明を適用できることは明らかである。

捷たＭＯＳ）ランジスタのオフセットはソースとゲート
電極を離すことにより達成される。

以上のように、本発明によれば、ＲＯＭ等でのｔ（ｌ
ｕ 、 ｉｔ Ｑ ｈ％のプログラムをソース・ドレイ
ン領域のイオン注入による形成時に、オフセットトラン
ジスタとなるようにマスクすることによって行われるの
で、従来のように、独自に鴇制御のためのイオン注入が
不要となり、それだけ工程が少なくてすむ。

更に、本発明によれば、ＲＯＭのプロクラムが、ＩＣ製
造工程で最後に近い方の工程ナノで、従来のように初期
の工程でプログラムするより、納期がせ捷られる新規な
ＲＯＭのプログラムが必要な場合、すぐに対応できる。

又、本発明によれば、オフセットトランジスタとして作
られる部分での拡散層容量、ゲート容量共従来のものよ
り大巾に減少するので、回路の高速動作が実現できる。

又、従来のようにｖ７匍脚のイオン注入により、耐圧が
下がるといった点も改良できる。

このように、本発明は高性能な半導体記憶装置の作成に
犬きく寄与するものである。

【図面の簡単な説明】

第１図はＲＯＭ回路の動作原理を説明する回路図、第２
図ａ−ｆは従来［チーけるＲＯＭＩＣ製造工程の断面図
、第２図ｇは同ｆに訃ける上面図、第３図ａ ”−’
ｇは本発明の一実施例のＲＯＭＩＣの製造方法の各工程
にち・ける断面図、第３図りは同ｇｖｃおける上面図で
ある。 ２１・・・・・・Ｐ型シリコン基板、２３・・・・・・
ゲート酸化膜、２４，２７・・・・・・シリコンナイト
ライド膜、２５・・・・・・窓、２６．２８・・・・・
・ポリシリコン膜、２６−１．３・・・・・・ゲート電
極、２９・・・・・・フォトレジスト膜、３２・・・・
・・ソース・ドレイン領域、３３・・・・・・拡散層、
３６・・・・・・電極配線。

Claims (1)

1. 【特許請求の範囲】 １ 少くともソース領域の一部がゲート電極の下部に重
   複形式されているＭＯＳトランジスタと、ソース領域が
   ゲート電極の下部に重複しないＭＯＳトランジスタとを
   情報の記録素子としてなることを特徴とする半導体記憶
   装置。 ２ 半導体基板の一主面上に、薄い絶縁層よりなるゲー
   ト絶縁膜領域を選択的に設け、前記基板ならびに薄い絶
   縁層上に半導体層を形成し、少なくともこの半導体層の
   一部を選択的に除去して窓領域を形成する工程と、その
   上にイオン注入を防止するマスクを選択的に形成する工
   程と、イオン注入法により前記窓領域の選択された部分
   のみを通して前記半導体基板に不純物を導入する工程と
   を備え、前記マスクの形成されない部分に、前記不純物
   の導入された領域と前記半導体層よりなるゲート電極が
   重なるＭＯＳトランジスタを形成し、前記マスクの形成
   された部分に、オフセラ） ＭＯＳトランジスタを形成
   することを特徴とする半導体記憶装置の製造方法。