JPH1041517A - 半導体デバイス及びその製造方法 - Google Patents
半導体デバイス及びその製造方法Info
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- JPH1041517A JPH1041517A JP8357092A JP35709296A JPH1041517A JP H1041517 A JPH1041517 A JP H1041517A JP 8357092 A JP8357092 A JP 8357092A JP 35709296 A JP35709296 A JP 35709296A JP H1041517 A JPH1041517 A JP H1041517A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 59
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 59
- 239000010703 silicon Substances 0.000 claims abstract description 59
- 239000012535 impurity Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 18
- 125000006850 spacer group Chemical group 0.000 claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 229920005591 polysilicon Polymers 0.000 claims description 28
- 238000002955 isolation Methods 0.000 claims description 13
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 229910021344 molybdenum silicide Inorganic materials 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 3
- 238000005468 ion implantation Methods 0.000 claims 1
- 239000012212 insulator Substances 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 28
- 238000007796 conventional method Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
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- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Abstract
(57)【要約】
【目的】 ＳＯＩ基板に形成されるモストランジスタの
接合領域の抵抗を減少させ得る半導体デバイス及びその
製造方法を提供する。 【解決手段】 素子領域間を分離する素子分離膜が備え
られたシリコン基板と、絶縁層及びシリコン層が積層さ
れたＳＯＩウェーハを提供する工程と、前記ＳＯＩウェ
ーハのシリコン層と素子分離膜の上部に一定距離程離れ
るように伝導層を形成する工程と、伝導層間のシリコン
層上部にゲート酸化膜とゲート電極を形成する工程と、
ゲート電極の両側のシリコン層に低濃度不純物領域を形
成する工程と、前記ゲート電極と伝導層との間及び素子
分離膜上部の伝導層の一側壁にスペーサを形成する工程
と、前記伝導層及び低濃度層と隣接する伝導層下部のシ
リコン層に高濃度不純物領域を形成する工程とを含む。
接合領域の抵抗を減少させ得る半導体デバイス及びその
製造方法を提供する。 【解決手段】 素子領域間を分離する素子分離膜が備え
られたシリコン基板と、絶縁層及びシリコン層が積層さ
れたＳＯＩウェーハを提供する工程と、前記ＳＯＩウェ
ーハのシリコン層と素子分離膜の上部に一定距離程離れ
るように伝導層を形成する工程と、伝導層間のシリコン
層上部にゲート酸化膜とゲート電極を形成する工程と、
ゲート電極の両側のシリコン層に低濃度不純物領域を形
成する工程と、前記ゲート電極と伝導層との間及び素子
分離膜上部の伝導層の一側壁にスペーサを形成する工程
と、前記伝導層及び低濃度層と隣接する伝導層下部のシ
リコン層に高濃度不純物領域を形成する工程とを含む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイス及びそ
の製造方法に関し、特に、ＳＯＩ基板に形成されるＭＯ
Ｓストランジスターとその製造方法に関する。
の製造方法に関し、特に、ＳＯＩ基板に形成されるＭＯ
Ｓストランジスターとその製造方法に関する。
【０００２】
【従来の技術】一般に、ＳＯＩ(silicon on insulator)
基板にＭＯＳストランジスターを形成するものは、バル
ク単結晶シリコン基板にＭＯＳトランジスターを形成す
るのよりも、接合容量が減少するので、素子分離膜の内
圧が向上され、寄生サイリスタのターンオン、即ち、ラ
ックアップが防止されるという長所を有するため、回路
動作の速度、集積度のソフトエラーに堪える面で優秀で
ある。
基板にＭＯＳストランジスターを形成するものは、バル
ク単結晶シリコン基板にＭＯＳトランジスターを形成す
るのよりも、接合容量が減少するので、素子分離膜の内
圧が向上され、寄生サイリスタのターンオン、即ち、ラ
ックアップが防止されるという長所を有するため、回路
動作の速度、集積度のソフトエラーに堪える面で優秀で
ある。
【０００３】このような、ＳＯＩ基板にＭＯＳトランジ
スターを形成する従来の方法は、図６に示すように、シ
リコン基板１１上に絶縁膜１２及び薄膜のシリコン層１
３が形成されたＳＯＩウェーハ１００が準備される。こ
こで、絶縁膜１２が形成されるシリコン基板１１が、シ
リコン基板に合着された後、薄いシリコン層を形成する
ように、デバイス基板の接着されない面が研磨されて、
ＳＯＩウェーハ１００が得られる。また、シリコン層１
３を薄膜で形成するのは、チャンネル領域でのゲート電
界域を向上させて、パンチスルーを制御して、デバイス
を微細に形成するためであって、シリコン層１３は、好
ましくは、５００〜１５００オグストロームの厚さにな
るように形成する。その後、素子間を分離するためのフ
ィールド酸化膜１４は、シリコン層１３の予定された部
分に形成され、ゲート酸化膜１５とポリシリコン膜１６
が順次、シリコン層１３上に蒸着される。
スターを形成する従来の方法は、図６に示すように、シ
リコン基板１１上に絶縁膜１２及び薄膜のシリコン層１
３が形成されたＳＯＩウェーハ１００が準備される。こ
こで、絶縁膜１２が形成されるシリコン基板１１が、シ
リコン基板に合着された後、薄いシリコン層を形成する
ように、デバイス基板の接着されない面が研磨されて、
ＳＯＩウェーハ１００が得られる。また、シリコン層１
３を薄膜で形成するのは、チャンネル領域でのゲート電
界域を向上させて、パンチスルーを制御して、デバイス
を微細に形成するためであって、シリコン層１３は、好
ましくは、５００〜１５００オグストロームの厚さにな
るように形成する。その後、素子間を分離するためのフ
ィールド酸化膜１４は、シリコン層１３の予定された部
分に形成され、ゲート酸化膜１５とポリシリコン膜１６
が順次、シリコン層１３上に蒸着される。
【０００４】図７においては、ゲート電極１６Ａが、ポ
リシリコン膜１６およびゲート酸化膜１５のパターニン
グによって形成される。ＬＤＤ構造の接合領域を形成す
るために、低濃度不純物領域１７は、低濃度を有する不
純物イオンを、露出されたシリコン層１３に注入するこ
とで形成される。スペーサ用絶縁膜は、その結果、形成
されたものの上に蒸着され、そして、ゲート電極１６Ａ
の両側壁に残されるように、異方性ブランキング・エッ
チングで、形成される。高濃度不純物領域１９は、ゲー
ト電極１６Ａおよびスペーサ１８をマスクにして、露出
されたシリコン層１３に高濃度不純物イオンを注入し
て、形成される。従って、ＬＤＤ構造を有る接合領域２
０が形成される。
リシリコン膜１６およびゲート酸化膜１５のパターニン
グによって形成される。ＬＤＤ構造の接合領域を形成す
るために、低濃度不純物領域１７は、低濃度を有する不
純物イオンを、露出されたシリコン層１３に注入するこ
とで形成される。スペーサ用絶縁膜は、その結果、形成
されたものの上に蒸着され、そして、ゲート電極１６Ａ
の両側壁に残されるように、異方性ブランキング・エッ
チングで、形成される。高濃度不純物領域１９は、ゲー
ト電極１６Ａおよびスペーサ１８をマスクにして、露出
されたシリコン層１３に高濃度不純物イオンを注入し
て、形成される。従って、ＬＤＤ構造を有る接合領域２
０が形成される。
【０００５】しかし、上記のようにシリコン層を薄膜に
形成すると、ＭＯＳトランジスターの接合領域の深さ
が、シリコン層１３の厚さに関して、薄く形成されなけ
ればならないので、接合領域の抵抗が増大される。
形成すると、ＭＯＳトランジスターの接合領域の深さ
が、シリコン層１３の厚さに関して、薄く形成されなけ
ればならないので、接合領域の抵抗が増大される。
【０００６】
【発明が解決しようとする課題】このため、本発明は、
ＳＯＩ基板に形成されるＭＯＳトランジスターの接合領
域の抵抗を減少させ得る半導体デバイス及びその製造方
法を提供することを目的とする。また、本発明の他の目
的は、ＳＯＩ基板に形成されるＭＯＳトランジスターの
動作速度を改善できる半導体デバイス及びその製造方法
を提供することである。
ＳＯＩ基板に形成されるＭＯＳトランジスターの接合領
域の抵抗を減少させ得る半導体デバイス及びその製造方
法を提供することを目的とする。また、本発明の他の目
的は、ＳＯＩ基板に形成されるＭＯＳトランジスターの
動作速度を改善できる半導体デバイス及びその製造方法
を提供することである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体デバイスでは、シリコン基板、絶
縁膜、およびシリコン基板に形成されたシリコン層を含
むＳＯＩウェーハと、素子を分離するために前記シリコ
ン層の所定部分に形成された素子分離膜と、前記シリコ
ン層上に形成されたゲート電極と、前記ゲート電極と離
れて前記シリコン層と素子分離膜上に形成された伝導層
と、前記ゲート電極と伝導層との間で、前記素子分離膜
上の伝導層の一側に形成される側壁スペーサと、前記ゲ
ート電極と伝導層との間に形成された前記側壁スペーサ
下のシリコン層に形成される低濃度不純物領域と前記低
濃度不純物領域と隣接して伝導層下でシリコン層に形成
される高濃度不純物領域とを含むことを特徴とする。ま
た、本発明の半導体デバイスの製造方法では、シリコン
基板と、絶縁膜、および、素子領域間を分離する素子分
離膜が備えられたシリコン層とを含むＳＯＩウェーハを
提供する工程と、前記ＳＯＩウェーハのシリコン層と素
子分離膜の上に、互いに一定距離程離れるように伝導層
を形成する工程と、前記伝導層の間でシリコン層上にゲ
ート酸化膜とゲート電極を形成する工程と、ゲート電極
の両側のシリコン層に低濃度不純物領域を形成する工程
と、前記ゲート電極および伝導層の間で、素子分離膜上
部の伝導層の一側にて側壁スペーサを形成する工程と、
前記伝導層、および、低濃度層にそれぞれ隣接する伝導
層下のシリコン層に、高濃度不純物領域を形成する工程
とを含むことを特徴とする。
めに、本発明の半導体デバイスでは、シリコン基板、絶
縁膜、およびシリコン基板に形成されたシリコン層を含
むＳＯＩウェーハと、素子を分離するために前記シリコ
ン層の所定部分に形成された素子分離膜と、前記シリコ
ン層上に形成されたゲート電極と、前記ゲート電極と離
れて前記シリコン層と素子分離膜上に形成された伝導層
と、前記ゲート電極と伝導層との間で、前記素子分離膜
上の伝導層の一側に形成される側壁スペーサと、前記ゲ
ート電極と伝導層との間に形成された前記側壁スペーサ
下のシリコン層に形成される低濃度不純物領域と前記低
濃度不純物領域と隣接して伝導層下でシリコン層に形成
される高濃度不純物領域とを含むことを特徴とする。ま
た、本発明の半導体デバイスの製造方法では、シリコン
基板と、絶縁膜、および、素子領域間を分離する素子分
離膜が備えられたシリコン層とを含むＳＯＩウェーハを
提供する工程と、前記ＳＯＩウェーハのシリコン層と素
子分離膜の上に、互いに一定距離程離れるように伝導層
を形成する工程と、前記伝導層の間でシリコン層上にゲ
ート酸化膜とゲート電極を形成する工程と、ゲート電極
の両側のシリコン層に低濃度不純物領域を形成する工程
と、前記ゲート電極および伝導層の間で、素子分離膜上
部の伝導層の一側にて側壁スペーサを形成する工程と、
前記伝導層、および、低濃度層にそれぞれ隣接する伝導
層下のシリコン層に、高濃度不純物領域を形成する工程
とを含むことを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながらより詳しく説明する。図
１において、ＳＯＩウェーハ２００は、シリコン支持基
板２１と、その上に形成された絶縁層２２およびシリコ
ン層２３とを具備している。デバイス間を分離するため
のフィールド酸化膜２４は、公知の選択的酸化方式によ
って、予定された位置に形成され、接合領域を形成する
ための第１ポリシリコン層２５は、化学気相蒸着法（Ｃ
ＶＤ）によって、２０００〜５０００オグストロームの
厚さで、ＳＯＩウェーハ２００上に形成される。
について、図面を参照しながらより詳しく説明する。図
１において、ＳＯＩウェーハ２００は、シリコン支持基
板２１と、その上に形成された絶縁層２２およびシリコ
ン層２３とを具備している。デバイス間を分離するため
のフィールド酸化膜２４は、公知の選択的酸化方式によ
って、予定された位置に形成され、接合領域を形成する
ための第１ポリシリコン層２５は、化学気相蒸着法（Ｃ
ＶＤ）によって、２０００〜５０００オグストロームの
厚さで、ＳＯＩウェーハ２００上に形成される。
【０００９】図２に示すように、第１ポリシリコン層２
５は、高濃度不純物領域が形成されるシリコン層２３の
部分と、その部分と隣接するフィールド酸化膜２４のみ
の上に残されるようにパターニングされ、これによっ
て、ポリシリコンパターン２５Ａが形成される。ここ
で、ポリシリコンパターン２５Ａは、以後に形成される
接合の厚さを充分に確保するために形成される。ゲート
酸化膜２６は、ポリシリコンパターン２５Ａの間の露出
されたシリコン層２３、ポリシリコンパターン２５Ａ自
体、および、フィールド酸化膜２４上に、５０〜２００
オグストロームの厚さで、均一に蒸着される。ゲート電
極を形成するための第２ポリシリコン層２７は、ゲート
酸化膜２６上に２０００〜５０００オグストロームの厚
さで蒸着される。
５は、高濃度不純物領域が形成されるシリコン層２３の
部分と、その部分と隣接するフィールド酸化膜２４のみ
の上に残されるようにパターニングされ、これによっ
て、ポリシリコンパターン２５Ａが形成される。ここ
で、ポリシリコンパターン２５Ａは、以後に形成される
接合の厚さを充分に確保するために形成される。ゲート
酸化膜２６は、ポリシリコンパターン２５Ａの間の露出
されたシリコン層２３、ポリシリコンパターン２５Ａ自
体、および、フィールド酸化膜２４上に、５０〜２００
オグストロームの厚さで、均一に蒸着される。ゲート電
極を形成するための第２ポリシリコン層２７は、ゲート
酸化膜２６上に２０００〜５０００オグストロームの厚
さで蒸着される。
【００１０】その後、図３に示すように、第２ポリシリ
コン膜２７は、ポリシリコンパターン２５Ａ間に位置し
てゲート電極２７Ａが形成されるようにパターニングさ
れる。続けて、低濃度不純物イオン、例えば、燐（Ｐ）
原子を、ゲート電極２７Ａとポリシリコンパターン２５
Ａと間のシリコン層２３に、５０〜１００ＫｅＶの注入
エネルギーで、１×１０11〜１×１０17原子／ｃｍ3 の
濃度で注入して、低濃度不純物領域２８が形成される。
コン膜２７は、ポリシリコンパターン２５Ａ間に位置し
てゲート電極２７Ａが形成されるようにパターニングさ
れる。続けて、低濃度不純物イオン、例えば、燐（Ｐ）
原子を、ゲート電極２７Ａとポリシリコンパターン２５
Ａと間のシリコン層２３に、５０〜１００ＫｅＶの注入
エネルギーで、１×１０11〜１×１０17原子／ｃｍ3 の
濃度で注入して、低濃度不純物領域２８が形成される。
【００１１】図４においては、スペーサ形成用絶縁膜、
例えば、ＴＥＯＳ酸化膜が１０００〜２０００オグスト
ロームの厚さで、全体構造上に均一に蒸着された後、異
方性エッチングされて、ゲート電極２７Ａとポリシリコ
ンパータン２５Ａの両側壁にスペーサ２９を形成する。
その後、高濃度不純物イオン、例えば、Ａｓイオンは８
０〜１５０ＫｅＶの注入エネルギーと１×１０13〜１×
１０19原子/cm ３の濃度でポリシリコンパターン２５Ａ
及びその下端のシリコン層２３にイオン注入されて、高
濃度不純物層３０が形成される。これによって、ＬＤＤ
構造を有する接合領域が形成される。ここで、シリコン
層２３に形成された低濃度不純物層２８と、高濃度不純
物３０及び高濃度不純物がイオン注入されたポリシリコ
ンパターン２５Ａが接合領域３１になる。
例えば、ＴＥＯＳ酸化膜が１０００〜２０００オグスト
ロームの厚さで、全体構造上に均一に蒸着された後、異
方性エッチングされて、ゲート電極２７Ａとポリシリコ
ンパータン２５Ａの両側壁にスペーサ２９を形成する。
その後、高濃度不純物イオン、例えば、Ａｓイオンは８
０〜１５０ＫｅＶの注入エネルギーと１×１０13〜１×
１０19原子/cm ３の濃度でポリシリコンパターン２５Ａ
及びその下端のシリコン層２３にイオン注入されて、高
濃度不純物層３０が形成される。これによって、ＬＤＤ
構造を有する接合領域が形成される。ここで、シリコン
層２３に形成された低濃度不純物層２８と、高濃度不純
物３０及び高濃度不純物がイオン注入されたポリシリコ
ンパターン２５Ａが接合領域３１になる。
【００１２】その後、高濃度不純物がイオン注入された
ポリシリコンパターン２７Ａとゲート電極２５Ａの伝導
特性を増大させるための金属シリサイド膜３２は、図５
に示すように、選択的蒸着方式によって、ゲート電極２
７Ａと、ポリシリコンパターン２５Ａ上部のみに蒸着さ
れる。ここで、金属シリサイド３２はチタニウムシリサ
イド、タングステンシリサイド、タンタリュームシリサ
イドまたはモリブタンシリサイドの中、選択される１つ
のシリサイドで形成される。ＳＯＩウェーハに形成され
るＭＯＳトランジスタにおける、シリコン層２３と実際
に接合される厚さは少ないながら、高濃度の不純物がイ
オン注入されたポリシリコンパターンが備えられ、モス
トランジスタの接合厚さは増大される。従って、接合領
域の面積が増大されて、接合抵抗が減少される。上記に
おいて、本発明の特定の実施例について説明したが、本
明細書に記載した特許請求の範囲を逸脱することなく、
当業者は種々の変更を加え得ることは勿論である。
ポリシリコンパターン２７Ａとゲート電極２５Ａの伝導
特性を増大させるための金属シリサイド膜３２は、図５
に示すように、選択的蒸着方式によって、ゲート電極２
７Ａと、ポリシリコンパターン２５Ａ上部のみに蒸着さ
れる。ここで、金属シリサイド３２はチタニウムシリサ
イド、タングステンシリサイド、タンタリュームシリサ
イドまたはモリブタンシリサイドの中、選択される１つ
のシリサイドで形成される。ＳＯＩウェーハに形成され
るＭＯＳトランジスタにおける、シリコン層２３と実際
に接合される厚さは少ないながら、高濃度の不純物がイ
オン注入されたポリシリコンパターンが備えられ、モス
トランジスタの接合厚さは増大される。従って、接合領
域の面積が増大されて、接合抵抗が減少される。上記に
おいて、本発明の特定の実施例について説明したが、本
明細書に記載した特許請求の範囲を逸脱することなく、
当業者は種々の変更を加え得ることは勿論である。
【００１３】
【発明の効果】本発明によれば、接合領域の面積を充分
に確保するために、接合領域上に接合領域として作用す
るポリシリコンパータンを形成して接合領域の面積が増
大される。従って、接合抵抗が減少されて、モストラン
ジスタの動作速度を改善される。
に確保するために、接合領域上に接合領域として作用す
るポリシリコンパータンを形成して接合領域の面積が増
大される。従って、接合抵抗が減少されて、モストラン
ジスタの動作速度を改善される。
【図１】本発明の実施例によるＳＯＩ基板にモストラン
ジスタを製造方法を示す断面図である。
ジスタを製造方法を示す断面図である。
【図２】本発明の実施例によるＳＯＩ基板にモストラン
ジスタを製造方法を示す断面図である。
ジスタを製造方法を示す断面図である。
【図３】本発明の実施例によるＳＯＩ基板にモストラン
ジスタを製造方法を示す断面図である。
ジスタを製造方法を示す断面図である。
【図４】本発明の実施例によるＳＯＩ基板にモストラン
ジスタを製造方法を示す断面図である。
ジスタを製造方法を示す断面図である。
【図５】本発明の実施例によるＳＯＩ基板にモストラン
ジスタを製造方法を示す断面図である。
ジスタを製造方法を示す断面図である。
【図６】従来のＳＯＩ基板にモストランジスタを製造す
る方法を示した断面図である。
る方法を示した断面図である。
【図７】従来のＳＯＩ基板にモストランジスタを製造す
る方法を示した断面図である。
る方法を示した断面図である。
２１ シリコン支持基板 ２２ 絶縁層 ２３ シリコン層 ２４ フィールド酸化膜 ２５Ａ ポリシリコンパターン ２６ ゲート酸化膜２６ ２７Ａ ゲート電極 ２８ 低濃度不純物領域 ２９ スペーサ ３０ 高濃度不純物領域 ２００ ＳＯＩウェーハ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６２１ ６２６Ｃ
Claims (22)
- 【請求項１】 シリコン基板、絶縁膜、およびシリコン
基板に形成されたシリコン層を含むＳＯＩウェーハと、 素子を分離するために前記シリコン層の所定部分に形成
された素子分離膜と、 前記シリコン層上に形成されたゲート電極と、 前記ゲート電極と離れて前記シリコン層と素子分離膜上
に形成された伝導層と、 前記ゲート電極と伝導層との間で、前記素子分離膜上の
伝導層の一側に形成される側壁スペーサと、 前記ゲート電極と伝導層との間に形成された前記側壁ス
ペーサ下のシリコン層に形成される低濃度不純物領域と
前記低濃度不純物領域と隣接して伝導層下でシリコン層
に形成される高濃度不純物領域とを含むことを特徴とす
る半導体デバイス。 - 【請求項２】 前記ゲート電極および伝導層上には金属
シリサイドが形成されていることを付加的に含む請求項
１に記載の半導体デバイス。 - 【請求項３】 前記金属シリサイドは、チタニウムシリ
サイド、タングステンシリサイド、タンタリュームシリ
サイド、または、モリブタンシリサイドの中、選択され
る１つのシリサイドであることを特徴とする請求項２に
記載の半導体デバイス。 - 【請求項４】 前記伝導層は高濃度でドーピングされた
ポリシリコン層であることを特徴とする請求項１に記載
の半導体デバイス。 - 【請求項５】 前記高濃度でドーピングされたポリシリ
コン層は２０００〜５０００オグストロームの厚さを有
することを特徴とする請求項４に記載の半導体デバイ
ス。 - 【請求項６】 前記高濃度でドーピングされたポリシリ
コン層は、前記高濃度不純物領域と同一の濃度を有する
ことを特徴とする請求項４に記載の半導体デバイス。 - 【請求項７】 前記高濃度でドーピングされたポリシリ
コン層は、高濃度不純物領域の役目をすることを特徴と
する請求項４に記載の半導体デバイス。 - 【請求項８】 前記側壁スペーサはＴＥＯＳ酸化膜であ
ることを特徴とする請求項１に記載の半導体デバイス。 - 【請求項９】 前記ゲート電極の厚さは２０００〜５０
００オグストロームであることを特徴とする請求項１に
記載の半導体デバイス。 - 【請求項１０】 シリコン基板と、絶縁膜、および、素
子領域間を分離する素子分離膜が備えられたシリコン層
とを含むＳＯＩウェーハを提供する工程と、 前記ＳＯＩウェーハのシリコン層と素子分離膜の上に、
互いに一定距離程離れるように伝導層を形成する工程
と、 前記伝導層の間でシリコン層上にゲート酸化膜とゲート
電極を形成する工程と、 ゲート電極の両側のシリコン層に低濃度不純物領域を形
成する工程と、 前記ゲート電極および伝導層の間で、素子分離膜上部の
伝導層の一側にて側壁スペーサを形成する工程と、 前記伝導層、および、低濃度層にそれぞれ隣接する伝導
層下のシリコン層に、高濃度不純物領域を形成する工程
とを含むことを特徴とする半導体デバイスの製造方法。 - 【請求項１１】 前記伝導層を形成する工程は、 ＳＯＩウェーハ上部にポリシリコン層を蒸着する工程
と、前記シリコン層の所定部分と素子分離膜上に形成す
るように、前記ポリシリコン層をパターニングする工程
とを含むことを特徴とする請求項１０に記載の半導体デ
バイスの製造方法。 - 【請求項１２】 前記ポリシリコン膜は２０００〜５０
００オグストロームの厚さで形成することを特徴とする
請求項１１に記載の半導体デバイスの製造方法。 - 【請求項１３】 前記ゲート酸化膜は５０〜２００オグ
ストロームの厚さ範囲で形成することを特徴とする請求
項１０に記載の半導体デバイスの製造方法。 - 【請求項１４】 前記ゲート電極は２０００〜５０００
オグストロームの厚さで形成することを特徴とする請求
項１０に記載の半導体デバイスの製造方法。 - 【請求項１５】 低濃度不純物を形成する工程は、１×
１０11〜１×１０17原子／ｃｍ3 の濃度を有するイオン
を５０〜１００ＫｅＶ範囲でイオン注入して形成するこ
とを特徴とする請求項１０に記載の半導体デバイスの製
造方法。 - 【請求項１６】 前記スペーサを形成する工程は、 酸化膜を所定厚さでＳＯＩウェーハ上に蒸着する工程
と、 前記酸化膜を、ゲート電極及びポリシリコンパターンの
表面が露出されるように異等方性エッチングする工程と
を含むことを特徴とする請求項１０に記載の半導体デバ
イスの製造方法。 - 【請求項１７】 前記酸化膜はＴＥＯＳ酸化膜で形成す
ることを特徴とする請求項１６に記載の半導体デバイス
の製造方法。 - 【請求項１８】 前記酸化膜は１０００〜２０００オグ
ストロームの厚さで形成することを特徴とする請求項１
６に記載の半導体デバイスの製造方法。 - 【請求項１９】 高濃度不純物領域を形成する工程は、
１×１０13〜１×１０19原子／ｃｍ3 の濃度を有するＡ
ｓイオンを８０〜１５０ＫｅＶ範囲でイオン注入して形
成することを特徴とする請求項１０に記載の半導体デバ
イスの製造方法。 - 【請求項２０】 前記高濃度不純物領域を形成する工程
の後に、ゲート電極と高濃度不純物領域が形成される伝
導層上に、金属シリサイドを形成する工程を付加的に含
むことを特徴とする請求項１０に記載の半導体デバイス
の製造方法。 - 【請求項２１】 前記金属シリサイド膜は、選択的蒸着
方式によって形成することを特徴とする請求項２０に記
載の半導体デバイスの製造方法。 - 【請求項２２】 前記金属シリサイド膜は、チタニウム
シリサイド、タングステンシリサイド、タンタリューム
シリサイドまたはモリブタンシリサイドの中、選択され
る１つのシリサイドで形成されることを特徴とする請求
項２０に記載の半導体デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P69506 | 1995-12-30 | ||
| KR1019950069506A KR100209937B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 소자의 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041517A true JPH1041517A (ja) | 1998-02-13 |
| JP3191091B2 JP3191091B2 (ja) | 2001-07-23 |
Family
ID=19448490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35709296A Expired - Fee Related JP3191091B2 (ja) | 1995-12-30 | 1996-12-26 | 半導体デバイスの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP3191091B2 (ja) |
| KR (1) | KR100209937B1 (ja) |
| DE (1) | DE19653656C2 (ja) |
| GB (1) | GB2309823B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11177103A (ja) * | 1997-12-15 | 1999-07-02 | Nec Corp | 半導体装置 |
| CN105826363B (zh) * | 2010-02-19 | 2020-01-14 | 株式会社半导体能源研究所 | 半导体装置及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2507567B2 (ja) * | 1988-11-25 | 1996-06-12 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| JP2940880B2 (ja) * | 1990-10-09 | 1999-08-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2660451B2 (ja) * | 1990-11-19 | 1997-10-08 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5395784A (en) * | 1993-04-14 | 1995-03-07 | Industrial Technology Research Institute | Method of manufacturing low leakage and long retention time DRAM |
-
1995
- 1995-12-30 KR KR1019950069506A patent/KR100209937B1/ko not_active IP Right Cessation
-
1996
- 1996-12-20 DE DE19653656A patent/DE19653656C2/de not_active Expired - Fee Related
- 1996-12-26 JP JP35709296A patent/JP3191091B2/ja not_active Expired - Fee Related
- 1996-12-27 GB GB9626974A patent/GB2309823B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100209937B1 (ko) | 1999-07-15 |
| DE19653656C2 (de) | 2003-02-20 |
| DE19653656A1 (de) | 1997-07-03 |
| GB2309823B (en) | 2000-11-15 |
| JP3191091B2 (ja) | 2001-07-23 |
| KR970053098A (ko) | 1997-07-29 |
| GB2309823A (en) | 1997-08-06 |
| GB9626974D0 (en) | 1997-02-12 |
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