JPS6043861A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は半導体装置の製造方法に関し、特に高耐圧を目
的とした絶縁ゲート′電界効果トランジスタを有する半
導体装置の製造方法に関する。

〔従来技術〕

高耐圧を目的とした絶縁ゲート電界効果トランジスタ（
以下ＭＯ８と略称する）では、数６ボルトまでの高耐圧
を目的としているものと、数十ボルトの高耐圧を目的と
しているものなど用途によっていくつかに分類できる。

ここで我々が目的としているのは３０Ｖ〜５０Ｖ程度ま
での耐圧を有する高耐圧トランジスタでちる。

従来は、このような耐圧を目的としたトランジスタを形
成する方法としては高濃度のドレイン領域に防接さすて
低濃度の拡散層を形成し、その低濃度拡散層が特にドレ
イン側からゲート電極下のチャンネル領域へ食い込んだ
形を有するオフセ。

トゲート型のＭＯ８を用いるのが普通である０このよう
な彫にすれは、ドレイン耐圧を決めるゲート下の拡散層
が低濃度であるため、基板側だけでなく、拡ａＳの内側
へも空乏層がのびるので拡散層の端部での電界の集中が
弱められ、高いドレイン耐圧を得ることができる０この
ようなオフセ。

ト型のＭＯ８の製造方法について、多結晶シリコンをゲ
ートとするｎチャンネルＭ’Ｏ８を例にして第１図（ａ
）−・（ｆ）を参照して説明する。

まず、第１図（ａ）に示すように、ｐ型の基板１を用意
し、その表面に薄い例えば５００〜１００ＯＡの熱酸化
膜２を形成し、ついでその上に窒化膜３を例えば１２０
０〜１５００Ｘの厚さで成長させる。

次に、素子形成領域となるべき部分のみにホトレジスト
２７ｔ−マスクとして窒化膜３を残し、他の部分を除去
する。

次いで、第１図（ｂ）に示すように、基板と同一導電型
の不純物４をイオン注入法により素子形成領域以外のフ
ィールド領域に導入し、次いで、窒化膜をマスクとして
選択酸化し、フィールド酸化膜５を形成すると共に、フ
ィールド酸化膜下にチャンネルストッパー４を形成する
。次いで、窒化膜３、酸化膜２を除去し、新たにゲート
酸化膜６を形成する。そして、しきい値を制御するため
のホウ素やリンのイオン注入はこの後の工程で行なう０
次に、あ３１図（Ｃ）に示す、Ｌうに、ゲートとなる多
結晶シリコン層を成長してから、ゲート電極や配線層と
なる多結晶シリコン領域７を選択的に残し、他を除去す
る〇 次に第１図＜（１）に示ブように、高耐圧トランジスタ
となるデバイス用にソースドレインとなる拡散領域に、
リンなどを、例えばドース量がＩ　Ｘ　１０１２〜１×
１０１３０＋１−２程度のイオン注入で導入し、ｎ−拡
散層８．８′全形成する。

次に、第１図（ｅ）に示すように、ドレインとなる拡散
層でゲート成極に近い側に目ずれしても十分な余裕があ
る間隔をとってホトレジストもしくはＯＶＤ酸化膜の瞑
９を形成するＯこれは高濃度のイオン注入に対するマス
クとなる０その後、ヒ素またはリンなどのｎ型不純物を
例えば１０〜１０　”　ｃｍ−”程度の注入量で注入し
てソース及びドレイン拡散層１０．１１を形成する０ 次に、第１図（ｆ）に示すように、層間絶縁膜１２をＣ
ＩＶＤ法により０．５μｍ程度成長させ、ソース及びド
レイン拡散層１０．１１及び多結晶シリコンゲート７の
所望の部分にコンタクト窓１３をホトレジスト・工、チ
ング工程を通して開孔する０金属配線層１４を形成して
、オフセット型のＭＯＳトランジスタが形成される。

このようなオフセット型Ｍ（Ｊ８−ｃは拡散ｊジ領域の
空乏層の広がりが濃度の低い基板側へ広がるだけでなく
、”−拡散層側にも広がるため、電界工麺中が縁和され
るためにドレイン耐圧が通常のＭＯＳトランジスタより
も上昇することになる０例えば、通常のＭＯ８）ランレ
スタでゲート酸化膜５００Ａのソースドレインをリンの
イオン注入で作−）たものはドレイン耐圧２０Ｖ程度で
必またものが１×１０１２ｃｍ　２程度のドーズ量に↓
るｎ−贋金ドレイン側に隣接させたオフセット型のＭＯ
８）：７ンジスタでは３０〜４０Ｖのドレイン耐圧とな
る。しかし、−このオフセット型ではｎ−拡散層に隣接
して残すために７オトレジストを用いるため、目合曇露
光の工程を必要とする。そして、この目合せの位置決め
に対する余裕を選択酸化膜に、Ｃつて目合せの基準が形
成されたのち多結晶シリコンゲートと選択酸化膜とｎ＋
拡散層（ソースドレイン）の位置決めの関係で、決まる
ため最悪の状態でもｎ−拡散層が所望の耐圧を維持し９
るよりにｎ　−ｎゲート間隔を見込む必要がある。この
ために目合せ精度の必要な工程が増し、工程が複雑にな
るという欠点があった。

〔発明の目的〕

本発明の目的は高耐圧の特性を維持しながら、ホトレジ
スト工程をなくし目合せの余裕を見込む必要がない半導
体装置の製造方法を提供することにある０ 〔発明の槍成〕 本発明の半導体装置の製造方法は、第一導電型半導体基
体主表面の一部に絶縁ゲート型電界効果トランジスタを
形成する半導体装置の製造方法において、絶縁膜を介し
てゲート電極となる第一の半導体層と前記半導体層に狭
間隔て並設された第二〇半導体層を形成する工程と、前
記狭間隔部の第一の基体表１■と前記第一の半導体層に
よって狭間隔部と離間された第二の基体表面全前記第二
の半導体層によって狭間隔部と１“直間された。■三の
基体表面に第一濃度の第二導ＷＬ減不純物を導入する工
程と、前記狭間隔部に被膜を形成する工程と、前記第１
の半導体層、第二の半導体層及び狭間隔部に設けた被膜
をマスクとして前記第二の基体表面と第三の基体表面（
（のみ第一濃度より高い第二濃度の第二導電某不純物を
導入する工程とを古んで構成される。

〔実施例の説す」〕

次に、本発明の実施例について、図面を参照して説明す
る。

第２図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示し１ｊＩＩＪＴ面図である。

本実施例においては第１図（ａ）、（ｂ）をＡｌて、多
結晶シリコン層を形成する工程までは従来の方法と同一
である。

次に第２図（ａ）に示すように、多結晶シリコンゲート
１５のパターン形成において、通常の多結晶シリコンゲ
ートとなるべきパターンと別にドレイン領域となる拡散
層領域に、幅１〜２μｍ程度で多結晶シリコンゲート１
５のパターンから間隔１〜２μｍはなして別の多結晶シ
リコンゲート（以下多結晶シリコンサブゲートと略称す
る）１６を多結晶シリコンゲート１５と平行に形成する
。

次に、第２図［有］）に示すように、全面にリンネ純物
を１×１０１２〜Ｉ　Ｘ　１０１４ｃｍ−”程度の注入
量でイオン注入を行ない、熱処理を行なって押込み、ｎ
−拡散層１７．１８．１９を形成する。

次に、第２図（Ｃ）に示すように、シリコン化合物を主
成分とする溶液を塗布焼成して酸化シリコン被膜２０を
第一の半導体Ｊ會である多結晶シリコンゲートと第二半
導体層でちる多結晶シリコンサブゲートの間に形成する
。また、多結晶シリコンゲート１５および多結晶シリコ
ンサブゲート１６の端部の段差では膜の厚い所からすそ
を引くような三角状に酸化シリコン被膜２０’、２０“
が形成される。ｉた多結晶シリコンゲート１５と多結晶
シリコンサブゲート１６の間２１は、間隔１〜２μｎ１
と狭いため回転塗布で、酸化シリコン被膜が厚く形成さ
れる。酸化シリコン被膜の有１護溶媒を完全に除去し、
酸化シリコン被膜２０金熱酸化膜とほぼ同じものとする
７ｔめの熱処理金例えば８００〜９００℃の温度で行な
′）０ 次に、第２図（ｄ）に示すように、ソースドレ・インを
形成するための高濃度のイオン注入を行な９０例えは、
リンまブζはヒ素を用い、１０１１０ｌ６”程度の注入
量で行なう。この上９にして１１　型ソ・−ス及びドレ
イン拡散１１２２．２３を形成する。ｔた、このとき、
同時に多結晶シリコンゲート１５．多結晶シリコンザブ
ゲート１６にもｎｕ不純物が導入される。多結晶シリコ
ンゲート１５のソース側笈び多結晶シリコンサブゲート
１６のドレイン側には、三角形状の酸化シリコン被ｐＡ
２０’、２０“があり、その傾斜領域ではシリコン中に
導入する不純物の分布も傾斜状になる。また多結晶シリ
コンゲート１５と多結晶シリコンサブゲート１６の間の
領域２１は厚い酸化シリコン被膜で被覆されるためソー
スドレイン用の高濃度の不純物は酸化シリーン被膜中に
阻止されほとんどシリコン中には導入されない。

次に第２図（ｅ）に示すように、注入イオンの活性化の
熱処理を行なｆ）ｏこの熱処理で、深さ方間はｎ＋拡散
層がｎ−拡散層よりも深くなる０層間絶縁膜としてＯＶ
Ｄ法で、酸化膜２４を成長する０次にコンタクト窓２５
を１１＋拡散層上及び多結晶シリコン層上に開孔し、そ
の後金属配線層２６を形成することでデバイスは完成す
る０ 本発明の製造方法で、ゲート電極とサブゲート電極の間
に導入され７’Ｃ１１−拡ｉ＆層は押込みによりドレイ
ン側のｎ−拡散層と接続され、第１図に示したオフセッ
ト型ＭＯ８の形状とほぼ同一の型となり、ｎ−拡散層領
域の空乏層ののび方も同様の考え方が適用でき高耐圧Ｍ
Ｏ８）ジンジスタとなる０また、多結晶シリコンサブゲ
ートの′成極下のチャンネル領域でｎ一層が接続されて
いなかった場合には、ゲート電極をドレイン電圧と同電
位としておけばトランジスタはオン状態になり、ドレイ
ン耐圧は第１ゲート多結晶シリコン層のドレイン端で決
まる。

、また、本発明の実施例では多結晶シリコンゲート１５
と多結晶シリコンサブゲート１６の間の狭間隔部の他に
第２の基体表面側及び第３の基体表面側の多結晶シリコ
ンゲート１５及び多結晶シリコンサブゲート１６の側面
にも三角形状の酸化シリコン被膜２０’、２０“が形成
されているため、ソース側にも第−濃度の第二導電型領
域が残り耐圧向上に効果がある。また多結晶シリコンサ
ブゲート１６の側面に形成された酸化シリコン被膜２０
“の下も同様に第一濃度の第２導電型領域が残υドレイ
ン側の耐圧向上に効果がある。しかも、これらの絶縁膜
は三角形状に形成されているので第一濃度より高い第二
濃度の第二導電型不純物により形成されるソース、ドレ
イン領域のチャンネル側は三角形状の絶縁膜に対応した
形で形成されるので空乏層の形がそれに対応し耐圧向上
のため効果を発揮する。

以上一実施例としては、ｎチャンネルシリコンゲートト
ランジスタの製造方法につき説明ｌまたが、これはｐチ
ャンネルシリコンゲートトランジスタは勿論、０ＭＯ８
にも適用することができる。

〔発明の効果〕

以上説明したように、本発明によれば、高耐圧の半導体
装置の形成のため高濃度ドレイン領域に隣接させて低濃
度の拡散層を形成するにあたり、特別なホトレジスト工
程をすることなく、シたがって目合せの余裕をとる必要
がなく、かつ高耐圧特性の確保できる半導体装置の製造
方法が得られる０

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は従来のｎチャンネルシリコンゲ
ートのオフセットｆｉＭＯ８）ランジスタの製造方法の
一例を説明するための工程順に示した断面図、第２図（
ａ）〜（ｅ）は本発明の一実施例を説明するための工程
順に示した断面図である０ １・・・・・・ｐ型基板、２・・・・・・酸化膜、３・
・・・・・窒化膜、４・・・・・・ｐｆキャンルストッ
パ、５・・・・・・フィールド酸化膜、６・・・・・・
ゲート酸化膜、７・・・・・・多結晶シリコンケ−）、
８．８’　・・・・・・ｎ−Ｋｔｌ＆ＪＬ　９・・・・
・・マスク材、１０．１１・・・・・・ソース及びドレ
イン拡散層、１２・・・・・・層間絶縁膜、１３・・・
・・・コンタクト窓、１４・・・・・・金属配線層、１
５・・・・・・多結晶シリコンゲ−）、１６・・・・・
・多結晶シリコンサブゲート、１７゜１８　、　１９−
＝＝−ｎ−拡散層、２０．２０’、２０“・・・・・・
酸化シリコン被膜、２１・・・・・・多結晶シリコンゲ
ートと多結晶シリコンサブゲートの間の領域、２２．２
３・・・・・・ソース及びドレイン拡散層、２４・・・
・・・層間絶縁膜％　２５・・・・・・コンタクト窓、
２６・・・・・・金属配線層。

Claims (1)

【特許請求の範囲】
1. 第一導電型半導体基体主表面の一部に絶縁ゲート型電界
   効果トランジスタを形成する半導体づ、１置の製造方法
   において、絶縁膜を介してゲート電極となる第一の半導
   体層と、前記半導体層に狭間隔で並設された第二の半導
   体層を形成する工程と、前記狭間隔部の第一の基体表面
   と、前記第一の半導体層によって狭間隔部と離間された
   第二の基体表面と前記第二の半導体層によって狭間隔部
   と離間された第三の基体表面に第一濃度の第二導電型不
   純物を導入する工程と、前記狭間隔部に被膜を形成する
   工程と、前記第一の半導体層、第二の半導体層及び狭間
   隔部に設けた被膜をマスクとして前記第二の基体表面と
   第三の基体表面にのみ第一濃度より高い第二濃度の第二
   導電型不純物を導入する工程とを含むことを特徴とする
   半導体装置の製造方法。