JPH0846194A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0846194A JPH0846194A JP19375694A JP19375694A JPH0846194A JP H0846194 A JPH0846194 A JP H0846194A JP 19375694 A JP19375694 A JP 19375694A JP 19375694 A JP19375694 A JP 19375694A JP H0846194 A JPH0846194 A JP H0846194A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
Abstract
(57)【要約】
【目的】 ゲート電極中における不純物濃度を低下させ
ることがない一方でソース，ドレインの高濃度拡散層が
浅いＭＯＳトランジスタの製造方法を得る。 【構成】 半導体基板１上にゲート酸化膜３と多結晶シ
リコンのゲート電極５を形成した後、ゲート電極以外の
半導体基板上に酸化膜６を形成し、かつその上に酸化膜
７を形成する。そして、ゲート電極５上の酸化膜７が除
去されるまでエッチングを行い、ソース・ドレインの領
域に酸化膜６が残されている状態で不純物を高濃度でイ
オン注入する。これにより、ゲート電極５においては十
分な不純物濃度を得る一方で、ソース・ドレインの高濃
度拡散層８を浅く形成でき、ゲート電極長を微細化した
場合にもＭＯＳトランジスタの電流駆動能力が低下され
ることが防止できる。
ることがない一方でソース，ドレインの高濃度拡散層が
浅いＭＯＳトランジスタの製造方法を得る。 【構成】 半導体基板１上にゲート酸化膜３と多結晶シ
リコンのゲート電極５を形成した後、ゲート電極以外の
半導体基板上に酸化膜６を形成し、かつその上に酸化膜
７を形成する。そして、ゲート電極５上の酸化膜７が除
去されるまでエッチングを行い、ソース・ドレインの領
域に酸化膜６が残されている状態で不純物を高濃度でイ
オン注入する。これにより、ゲート電極５においては十
分な不純物濃度を得る一方で、ソース・ドレインの高濃
度拡散層８を浅く形成でき、ゲート電極長を微細化した
場合にもＭＯＳトランジスタの電流駆動能力が低下され
ることが防止できる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置の製
造方法に関し、特にトランジスタの電流駆動能力を高め
た高集積なＭＯＳ型半導体装置の製造方法に関する。
造方法に関し、特にトランジスタの電流駆動能力を高め
た高集積なＭＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型半導体装置を構成するＭ
ＯＳトランジスタのうちでも、表面チャンネル型のＰＭ
ＯＳトランジスタは、その製造工程のなかで、ソース，
ドレイン拡散層の形成と、ゲート電極である多結晶シリ
コン中への不純物の注入を、同一のイオン注入で行う方
法が採用されることが多い。このような従来のＭＯＳ型
半導体装置の製造方法を図面を参照して説明する。
ＯＳトランジスタのうちでも、表面チャンネル型のＰＭ
ＯＳトランジスタは、その製造工程のなかで、ソース，
ドレイン拡散層の形成と、ゲート電極である多結晶シリ
コン中への不純物の注入を、同一のイオン注入で行う方
法が採用されることが多い。このような従来のＭＯＳ型
半導体装置の製造方法を図面を参照して説明する。
【０００３】先ず、図３（ａ）のように、Ｎ型のシリコ
ン基板、または、Ｐ型のシリコン基板に形成したＮ型領
域からなるＮ型半導体基体１１上に、選択的熱酸化法
（ＬＯＣＯＳ法）により、フィールド酸化膜１２を形成
し、次いで、ゲート絶縁膜として、熱酸化によりゲート
酸化膜１３を形成する。次いで、全面にＣＶＤ法によっ
て、多結晶シリコンを２０００ないし３０００Å程度の
厚さに成長し、かつその上にフォトレジスト１４をパタ
ーンニング後、このフォトレジスト１４をマスクとして
異方性の反応性ドライエッチングを行うことにより、多
結晶シリコンをパターンニングし、ゲート電極（ポリゲ
ート）１５を形成する。
ン基板、または、Ｐ型のシリコン基板に形成したＮ型領
域からなるＮ型半導体基体１１上に、選択的熱酸化法
（ＬＯＣＯＳ法）により、フィールド酸化膜１２を形成
し、次いで、ゲート絶縁膜として、熱酸化によりゲート
酸化膜１３を形成する。次いで、全面にＣＶＤ法によっ
て、多結晶シリコンを２０００ないし３０００Å程度の
厚さに成長し、かつその上にフォトレジスト１４をパタ
ーンニング後、このフォトレジスト１４をマスクとして
異方性の反応性ドライエッチングを行うことにより、多
結晶シリコンをパターンニングし、ゲート電極（ポリゲ
ート）１５を形成する。
【０００４】次に、図３（ｂ）のように、フォトレジス
ト１４を剥離後、シリコン酸化膜をＣＶＤ法により１０
００ないし３０００Å程度成長した後、異方性のドライ
エッチングによりシリコン酸化膜をエッチングバック
し、ゲート電極１５の側壁にのみシリコン酸化膜１６を
残す。
ト１４を剥離後、シリコン酸化膜をＣＶＤ法により１０
００ないし３０００Å程度成長した後、異方性のドライ
エッチングによりシリコン酸化膜をエッチングバック
し、ゲート電極１５の側壁にのみシリコン酸化膜１６を
残す。
【０００５】しかる上で、図３（ｃ）のように、ボロ
ン，フッ化ボロン（ＢＦ2 ）等のＰ型不純物をイオン注
入法により、例えば１０15から１０16ｃｍ-2のドーズ量
で、半導体基板１１及びゲート電極１５に導入する。イ
オン注入後、窒素雰囲気中で９００℃程度の熱処理を施
すことで、高濃度のＰ型不純物拡散層である、ソース、
ドレインの各拡散層１８と、Ｐ型の不純物がドープされ
た多結晶シリコンからなるゲート電極１５が形成され
る。なお、その後、ソース，ドレイン，ゲートの各拡散
層抵抗を低減させるために、チタン，モリブデン，白金
等の金属をシリコンと反応させ、シリコンとの合金層を
形成することもある。
ン，フッ化ボロン（ＢＦ2 ）等のＰ型不純物をイオン注
入法により、例えば１０15から１０16ｃｍ-2のドーズ量
で、半導体基板１１及びゲート電極１５に導入する。イ
オン注入後、窒素雰囲気中で９００℃程度の熱処理を施
すことで、高濃度のＰ型不純物拡散層である、ソース、
ドレインの各拡散層１８と、Ｐ型の不純物がドープされ
た多結晶シリコンからなるゲート電極１５が形成され
る。なお、その後、ソース，ドレイン，ゲートの各拡散
層抵抗を低減させるために、チタン，モリブデン，白金
等の金属をシリコンと反応させ、シリコンとの合金層を
形成することもある。
【０００６】
【発明が解決しようとする課題】ところで、この種のＭ
ＯＳトランジスタにおいては、ゲート電極長の微細化に
伴って、ドレインを形成する高濃度不純物層から伸びる
空乏層の影響でチャンネルのゲートによる制御性が悪化
し、しきい値電圧の低下、トランジスタがオフ（ゲート
電圧が０Ｖ）時のリーク電流の増加を招きやすくなる。
このような、ドレイン高濃度拡散層からのチャンネル方
向への空乏層の伸びを抑えるためには、高濃度拡散層を
半導体基板表面から浅く形成することが必要である。
ＯＳトランジスタにおいては、ゲート電極長の微細化に
伴って、ドレインを形成する高濃度不純物層から伸びる
空乏層の影響でチャンネルのゲートによる制御性が悪化
し、しきい値電圧の低下、トランジスタがオフ（ゲート
電圧が０Ｖ）時のリーク電流の増加を招きやすくなる。
このような、ドレイン高濃度拡散層からのチャンネル方
向への空乏層の伸びを抑えるためには、高濃度拡散層を
半導体基板表面から浅く形成することが必要である。
【０００７】しかしながら、高濃度不純物拡散層を浅く
形成することを目的として、イオン注入時の注入エネル
ギーを下げ、さらに、イオン注入後の熱処理の時間また
は温度を低減すると、ゲート電極である多結晶シリコン
中の不純物の分布に偏りが生じ、特に、ゲート絶縁膜近
傍の不純物濃度の低下を招きやすい。これは、トランジ
スタ動作時（ゲートに電圧を印加した状態）に、ゲート
電極である多結晶シリコン内に空乏層が伸びる現象をも
たらし、そのことによって、実効的なゲート容量の低下
が生じ、結果的にトランジスタの電流駆動能力が低下さ
れることになるためである。
形成することを目的として、イオン注入時の注入エネル
ギーを下げ、さらに、イオン注入後の熱処理の時間また
は温度を低減すると、ゲート電極である多結晶シリコン
中の不純物の分布に偏りが生じ、特に、ゲート絶縁膜近
傍の不純物濃度の低下を招きやすい。これは、トランジ
スタ動作時（ゲートに電圧を印加した状態）に、ゲート
電極である多結晶シリコン内に空乏層が伸びる現象をも
たらし、そのことによって、実効的なゲート容量の低下
が生じ、結果的にトランジスタの電流駆動能力が低下さ
れることになるためである。
【０００８】
【発明の目的】本発明の目的は、ゲート電極中における
ゲート絶縁膜近傍の不純物濃度を低下させることがない
一方でソース，ドレインの高濃度拡散層を浅く形成し、
これによりゲート電極長を微細化した場合にも、しきい
値電圧の低下やリーク電流の増加を防止し、かつトラン
ジスタの電流駆動能力が低下されることがないＭＯＳト
ランジスタを含む半導体装置の製造方法を提供すること
にある。
ゲート絶縁膜近傍の不純物濃度を低下させることがない
一方でソース，ドレインの高濃度拡散層を浅く形成し、
これによりゲート電極長を微細化した場合にも、しきい
値電圧の低下やリーク電流の増加を防止し、かつトラン
ジスタの電流駆動能力が低下されることがないＭＯＳト
ランジスタを含む半導体装置の製造方法を提供すること
にある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にゲート酸化膜及びゲート電極
を形成する工程と、ソース・ドレインを形成する領域の
半導体基板上にゲート電極上よりも厚い酸化膜を選択的
に形成する工程と、前記ゲート電極及び半導体基板に対
して不純物を注入する工程を含んでいる。
造方法は、半導体基板上にゲート酸化膜及びゲート電極
を形成する工程と、ソース・ドレインを形成する領域の
半導体基板上にゲート電極上よりも厚い酸化膜を選択的
に形成する工程と、前記ゲート電極及び半導体基板に対
して不純物を注入する工程を含んでいる。
【００１０】例えば、半導体基板上に第１の酸化膜と多
結晶シリコン層を順次形成する工程と、前記多結晶シリ
コン層上の所定領域をレジスト層で覆い、このレジスト
層をマスクにして前記多結晶シリコン層を選択的に除去
してゲート電極を形成する工程と、前記レジスト層を除
く領域の半導体基板上に第２の酸化膜を形成する工程
と、前記レジスト層を除去した後、半導体基板上に第３
の酸化膜を形成する工程と、ゲート電極上の酸化膜が除
去されるまで前記酸化膜をエッチングバックする工程
と、前記ゲート電極と半導体基板に対して不純物をイオ
ン注入する工程とを含んでいる。
結晶シリコン層を順次形成する工程と、前記多結晶シリ
コン層上の所定領域をレジスト層で覆い、このレジスト
層をマスクにして前記多結晶シリコン層を選択的に除去
してゲート電極を形成する工程と、前記レジスト層を除
く領域の半導体基板上に第２の酸化膜を形成する工程
と、前記レジスト層を除去した後、半導体基板上に第３
の酸化膜を形成する工程と、ゲート電極上の酸化膜が除
去されるまで前記酸化膜をエッチングバックする工程
と、前記ゲート電極と半導体基板に対して不純物をイオ
ン注入する工程とを含んでいる。
【００１１】ここで、第２の酸化膜を形成する方法とし
て液相成長法を採用することが好ましい。
て液相成長法を採用することが好ましい。
【００１２】
【作用】ゲート電極上には酸化膜が存在せず、或いはソ
ース・ドレインの形成領域の半導体基板上の酸化膜より
も薄い状態でゲート電極及びソース・ドレイン形成領域
に不純物のイオン注入を行うことで、ゲート電極には十
分深く不純物を導入する一方で、ソース・ドレイン形成
領域には浅い拡散層を形成することが可能となる。
ース・ドレインの形成領域の半導体基板上の酸化膜より
も薄い状態でゲート電極及びソース・ドレイン形成領域
に不純物のイオン注入を行うことで、ゲート電極には十
分深く不純物を導入する一方で、ソース・ドレイン形成
領域には浅い拡散層を形成することが可能となる。
【００１３】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１及び図２は本発明をＰＭＯＳトランジスタに
適用した一実施例を製造工程順に示す断面図である。先
ず、図１（ａ）のように、Ｎ型の半導体基板１に選択的
熱酸化法によりフィールド酸化膜２を形成して素子形成
領域を画成し、さらに半導体基板１の表面に熱酸化法に
より１００Å程度の厚さのゲート酸化膜３を形成する。
次いで、図１（ｂ）のように、多結晶シリコンをゲート
酸化膜３上に２０００ないし３０００Å程度の厚さに成
長し、かつその上にフォトレジスト４で所望のパターン
を形成した後、このフォトレジスト４をマスクとして多
結晶シリコンを異方性ドライエッチングし、ゲート電極
５を形成する。
する。図１及び図２は本発明をＰＭＯＳトランジスタに
適用した一実施例を製造工程順に示す断面図である。先
ず、図１（ａ）のように、Ｎ型の半導体基板１に選択的
熱酸化法によりフィールド酸化膜２を形成して素子形成
領域を画成し、さらに半導体基板１の表面に熱酸化法に
より１００Å程度の厚さのゲート酸化膜３を形成する。
次いで、図１（ｂ）のように、多結晶シリコンをゲート
酸化膜３上に２０００ないし３０００Å程度の厚さに成
長し、かつその上にフォトレジスト４で所望のパターン
を形成した後、このフォトレジスト４をマスクとして多
結晶シリコンを異方性ドライエッチングし、ゲート電極
５を形成する。
【００１４】次に、図１（ｃ）のように、前記フォトレ
ジスト４を残したまま半導体基板液１の表面に液相成長
法によりシリコン酸化膜６を成長する。液相でのシリコ
ン酸化膜の成長は、例えば、ケイフッ化水素酸に二酸化
シリコンを融解した飽和水溶液に対し、ホウ酸水溶液を
添加することによって過飽和状態を作り、シリコン酸化
膜を析出させて半導体基板上に堆積させる方法がある。
このような液相での酸化膜の成長をおこなえば、シリコ
ン酸化膜６は、フォトレジスト４上には成長されないた
め、ゲート電極５の側面及び、ゲート酸化膜３及びフィ
ールド酸化膜２上にのみ選択的に成長される。なお、こ
のとき堆積させるシリコン酸化膜６の膜厚は、ゲート電
極５の膜厚の１／２ないしは１／３程度である。
ジスト４を残したまま半導体基板液１の表面に液相成長
法によりシリコン酸化膜６を成長する。液相でのシリコ
ン酸化膜の成長は、例えば、ケイフッ化水素酸に二酸化
シリコンを融解した飽和水溶液に対し、ホウ酸水溶液を
添加することによって過飽和状態を作り、シリコン酸化
膜を析出させて半導体基板上に堆積させる方法がある。
このような液相での酸化膜の成長をおこなえば、シリコ
ン酸化膜６は、フォトレジスト４上には成長されないた
め、ゲート電極５の側面及び、ゲート酸化膜３及びフィ
ールド酸化膜２上にのみ選択的に成長される。なお、こ
のとき堆積させるシリコン酸化膜６の膜厚は、ゲート電
極５の膜厚の１／２ないしは１／３程度である。
【００１５】次に、図２（ａ）のように、ゲート電極５
上のフォトレジスト４を剥離後、半導体基板１の全面に
ＣＶＤ法によりシリコン酸化膜７を数１０００Å成長さ
せる。この結果、半導体基板１上に存在されるシリコン
酸化膜は、ゲート電極５上ではＣＶＤ法によって成長し
たシリコン酸化膜７の膜厚分のシリコン酸化膜として構
成され、ゲート電極５上以外の半導体基板上では液相成
長法によって形成したシリコン酸化膜６とＣＶＤ法によ
って形成したシリコン酸化膜７とを加えた膜厚分のシリ
コン酸化膜として構成される。
上のフォトレジスト４を剥離後、半導体基板１の全面に
ＣＶＤ法によりシリコン酸化膜７を数１０００Å成長さ
せる。この結果、半導体基板１上に存在されるシリコン
酸化膜は、ゲート電極５上ではＣＶＤ法によって成長し
たシリコン酸化膜７の膜厚分のシリコン酸化膜として構
成され、ゲート電極５上以外の半導体基板上では液相成
長法によって形成したシリコン酸化膜６とＣＶＤ法によ
って形成したシリコン酸化膜７とを加えた膜厚分のシリ
コン酸化膜として構成される。
【００１６】次に、図２（ｂ）のように、異方性のドラ
イエッチングにより半導体基板１上のシリコン酸化膜を
エッチングバックする。このとき、ゲート電極５上に存
在されるシリコン酸化膜、即ちＣＶＤ法によって成長さ
せたシリコン酸化膜７の膜厚分のみをエッチングするよ
うにエッチング処理条件を設定することで、エッチング
バックの結果、ゲート電極５上のシリコン酸化膜７は略
全部が除去され、ゲート電極５以外の半導体基板１上に
は、液相成長法によって形成したシリコン酸化膜６に相
当するシリコン酸化膜が除去されずに残されることにな
る。
イエッチングにより半導体基板１上のシリコン酸化膜を
エッチングバックする。このとき、ゲート電極５上に存
在されるシリコン酸化膜、即ちＣＶＤ法によって成長さ
せたシリコン酸化膜７の膜厚分のみをエッチングするよ
うにエッチング処理条件を設定することで、エッチング
バックの結果、ゲート電極５上のシリコン酸化膜７は略
全部が除去され、ゲート電極５以外の半導体基板１上に
は、液相成長法によって形成したシリコン酸化膜６に相
当するシリコン酸化膜が除去されずに残されることにな
る。
【００１７】しかる上で、図２（ｃ）のように、半導体
基板１及びゲート電極５に対してイオン注入法により、
ボロン，フッ化ボロン（ＢＦ2 ）等のＰ型不純物を１０
15から１０16ｃｍ-2のドーズ量で注入する。これによ
り、ゲート電極５を構成する多結晶シリコン中にＰ型不
純物が高濃度に導入され、かつ同時にソース・ドレイン
の各領域の半導体基板にＰ型不純物が高濃度に導入され
る。そして、所定の熱処理により活性化を行うことで、
ソース・ドレインの領域にソース・ドレイン拡散層８が
浅く形成される。
基板１及びゲート電極５に対してイオン注入法により、
ボロン，フッ化ボロン（ＢＦ2 ）等のＰ型不純物を１０
15から１０16ｃｍ-2のドーズ量で注入する。これによ
り、ゲート電極５を構成する多結晶シリコン中にＰ型不
純物が高濃度に導入され、かつ同時にソース・ドレイン
の各領域の半導体基板にＰ型不純物が高濃度に導入され
る。そして、所定の熱処理により活性化を行うことで、
ソース・ドレインの領域にソース・ドレイン拡散層８が
浅く形成される。
【００１８】その後、図示は省略するが、常法により層
間絶縁膜を形成し、かつコンタクトホールを開設し、ソ
ース・ドレイン電極を形成することでＰＭＯＳトランジ
スタが完成される。
間絶縁膜を形成し、かつコンタクトホールを開設し、ソ
ース・ドレイン電極を形成することでＰＭＯＳトランジ
スタが完成される。
【００１９】このように、この実施例の製造工程では、
図２（ｃ）の工程において、ゲート電極５上のシリコン
酸化膜７を殆ど除去し、かつソース・ドレイン領域の半
導体基板１上にシリコン酸化膜６を残した状態で高濃度
のＰ型不純物のイオン注入を行うことで、ゲート電極５
に対しては不純物がそのままイオン注入され、ソース・
ドレイン領域の半導体基板１に対してはシリコン酸化膜
６を介してイオン注入が行われることになる。
図２（ｃ）の工程において、ゲート電極５上のシリコン
酸化膜７を殆ど除去し、かつソース・ドレイン領域の半
導体基板１上にシリコン酸化膜６を残した状態で高濃度
のＰ型不純物のイオン注入を行うことで、ゲート電極５
に対しては不純物がそのままイオン注入され、ソース・
ドレイン領域の半導体基板１に対してはシリコン酸化膜
６を介してイオン注入が行われることになる。
【００２０】したがって、イオン注入された不純物の濃
度ピークがゲート電極５のゲート酸化膜３に近い領域に
来るようにイオン注入のエネルギを設定しても、ソー
ス，ドレイン領域の半導体基板１ではシリコン酸化膜を
通してのイオン注入であるため、イオン注入された不純
物の濃度ピークが半導体基板１の深い位置に形成される
ことはない。また、注入されたＰ型不純物の活性化のた
めに窒素雰囲気中である程度高い温度での熱処理を行っ
ても、イオン注入された不純物の濃度ピークは半導体基
板１の表面から浅い位置に形成されているので、高濃度
拡散層（ソース，ドレイン）８の浅い形成が可能とな
る。
度ピークがゲート電極５のゲート酸化膜３に近い領域に
来るようにイオン注入のエネルギを設定しても、ソー
ス，ドレイン領域の半導体基板１ではシリコン酸化膜を
通してのイオン注入であるため、イオン注入された不純
物の濃度ピークが半導体基板１の深い位置に形成される
ことはない。また、注入されたＰ型不純物の活性化のた
めに窒素雰囲気中である程度高い温度での熱処理を行っ
ても、イオン注入された不純物の濃度ピークは半導体基
板１の表面から浅い位置に形成されているので、高濃度
拡散層（ソース，ドレイン）８の浅い形成が可能とな
る。
【００２１】これにより、ゲート電極５ではゲート酸化
膜３に近い領域まで高濃度の不純物が存在し、一方では
ソース・ドレインの拡散層８は高濃度で浅く形成される
ので、ゲート電極５の長さを微細化した場合でも、ドレ
イン拡散層からのチャンネル方向への空乏層の伸びを抑
えてしきい値電圧の低下やリーク電流の増加を防止で
き、かつ同時にトランジスタ動作時にゲート電極５内に
空乏層が伸びることを防止してトランジスタの電流駆動
能力を高めることが可能となる。
膜３に近い領域まで高濃度の不純物が存在し、一方では
ソース・ドレインの拡散層８は高濃度で浅く形成される
ので、ゲート電極５の長さを微細化した場合でも、ドレ
イン拡散層からのチャンネル方向への空乏層の伸びを抑
えてしきい値電圧の低下やリーク電流の増加を防止で
き、かつ同時にトランジスタ動作時にゲート電極５内に
空乏層が伸びることを防止してトランジスタの電流駆動
能力を高めることが可能となる。
【００２２】ここで、前記した実施例では液相成長法に
よって形成されるシリコン酸化膜を利用することで、ゲ
ート電極上とソース・ドレイン領域とのシリコン酸化膜
に膜厚の差を持たせているが、ゲート電極を形成する際
に用いたフォトレジストを利用したリフトオフ法によっ
てシリコン酸化膜を形成することで、ゲート電極上とソ
ース・ドレイン領域との酸化膜に膜厚の差を持たせるよ
うにしてもよい。或いは、その他、シリコン酸化膜を選
択的に形成する技術を利用することも可能である。
よって形成されるシリコン酸化膜を利用することで、ゲ
ート電極上とソース・ドレイン領域とのシリコン酸化膜
に膜厚の差を持たせているが、ゲート電極を形成する際
に用いたフォトレジストを利用したリフトオフ法によっ
てシリコン酸化膜を形成することで、ゲート電極上とソ
ース・ドレイン領域との酸化膜に膜厚の差を持たせるよ
うにしてもよい。或いは、その他、シリコン酸化膜を選
択的に形成する技術を利用することも可能である。
【００２３】また、前記実施例ではゲート電極上のシリ
コン酸化膜を全て除去しているが、ソース・ドレイン領
域上のシリコン酸化膜との間に膜厚の差をつければよい
ので、ゲート電極上に薄くシリコン酸化膜が残されてい
てもよい。
コン酸化膜を全て除去しているが、ソース・ドレイン領
域上のシリコン酸化膜との間に膜厚の差をつければよい
ので、ゲート電極上に薄くシリコン酸化膜が残されてい
てもよい。
【００２４】なお、前記実施例ではゲート電極とソース
・ドレイン領域に同時に不純物を導入するＰＭＯＳトラ
ンジスタに適用した例を示しているが、ＮＭＯＳトラン
ジスタにおいてもこのような不純物の同時導入を行う場
合には本発明を同様に適用することができる。
・ドレイン領域に同時に不純物を導入するＰＭＯＳトラ
ンジスタに適用した例を示しているが、ＮＭＯＳトラン
ジスタにおいてもこのような不純物の同時導入を行う場
合には本発明を同様に適用することができる。
【００２５】
【発明の効果】以上説明したように、本発明は、ゲート
電極上の酸化膜を除去し、或いはソース・ドレイン領域
の酸化膜をこれよりも厚くした状態でゲート電極とソー
ス・ドレイン領域に不純物をイオン注入することによ
り、ゲート電極に十分な濃度の不純物を注入しても、ソ
ース・ドレイン領域では厚い酸化膜を通して不純物がイ
オン注入されることになるため、ソース・ドレインの各
拡散層は半導体基板表面から浅い位置に濃度ピークを有
する拡散層として形成されることになる。したがって、
ゲート電極内の不純物濃度はゲート絶縁膜近傍で高くな
り、一方では、半導体基板内のソース・ドレインの拡散
層を浅く形成することが可能となる。
電極上の酸化膜を除去し、或いはソース・ドレイン領域
の酸化膜をこれよりも厚くした状態でゲート電極とソー
ス・ドレイン領域に不純物をイオン注入することによ
り、ゲート電極に十分な濃度の不純物を注入しても、ソ
ース・ドレイン領域では厚い酸化膜を通して不純物がイ
オン注入されることになるため、ソース・ドレインの各
拡散層は半導体基板表面から浅い位置に濃度ピークを有
する拡散層として形成されることになる。したがって、
ゲート電極内の不純物濃度はゲート絶縁膜近傍で高くな
り、一方では、半導体基板内のソース・ドレインの拡散
層を浅く形成することが可能となる。
【００２６】これにより、トランジスタ動作時にゲート
電極中への空乏層への伸びを防止することが可能となり
トランジスタ電流駆動能力を高め、またソース・ドレイ
ン拡散層を浅く形成することにより、ゲート電極長の微
細化によって生じる、しきい値電圧の低下等の短チャン
ネル効果を防止することができ、その結果として、良好
なサブスレッショルド特性が得られ、スタンバイ時のリ
ーク電流を低減することができる。
電極中への空乏層への伸びを防止することが可能となり
トランジスタ電流駆動能力を高め、またソース・ドレイ
ン拡散層を浅く形成することにより、ゲート電極長の微
細化によって生じる、しきい値電圧の低下等の短チャン
ネル効果を防止することができ、その結果として、良好
なサブスレッショルド特性が得られ、スタンバイ時のリ
ーク電流を低減することができる。
【図１】本発明の半導体装置の製造方法の一実施例を製
造工程順に示す断面図のその１である。
造工程順に示す断面図のその１である。
【図２】本発明の一実施例を製造工程順に示す断面図の
その２である。
その２である。
【図３】従来の製造方法を工程順に示す断面図である。
１ 半導体基板 ３ ゲート酸化膜 ４ フォトレジスト ５ ゲート電極（多結晶シリコン） ６ 液相成長シリコン酸化膜 ７ ＣＶＤシリコン酸化膜 ８ ソース・ドレイン拡散層
Claims (4)
- 【請求項１】 半導体基板上にゲート酸化膜及びゲート
電極を形成する工程と、ソース・ドレインを形成する領
域の半導体基板上にゲート電極上よりも厚い酸化膜を選
択的に形成する工程と、前記ゲート電極及び半導体基板
に対して不純物を注入する工程を含むことを特徴とする
半導体装置の製造方法。 - 【請求項２】 ゲート電極上には酸化膜を形成せず、ソ
ース・ドレインを形成する領域の半導体基板上に所要の
厚さの酸化膜を形成して不純物の注入を行う請求項１の
半導体装置の製造方法。 - 【請求項３】 半導体基板上に第１の酸化膜と多結晶シ
リコン層を順次形成する工程と、前記多結晶シリコン層
上の所定領域をレジスト層で覆い、このレジスト層をマ
スクにして前記多結晶シリコン層を選択的に除去してゲ
ート電極を形成する工程と、前記レジスト層を除く領域
の半導体基板上に第２の酸化膜を形成する工程と、前記
レジスト層を除去した後、半導体基板上に第３の酸化膜
を形成する工程と、ゲート電極上の酸化膜が除去される
まで前記酸化膜をエッチングバックする工程と、前記ゲ
ート電極と半導体基板に不純物をイオン注入する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 第２の酸化膜を形成する方法として液相
成長法を用いる請求項３の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6193756A JP2705583B2 (ja) | 1994-07-26 | 1994-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6193756A JP2705583B2 (ja) | 1994-07-26 | 1994-07-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846194A true JPH0846194A (ja) | 1996-02-16 |
| JP2705583B2 JP2705583B2 (ja) | 1998-01-28 |
Family
ID=16313295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6193756A Expired - Lifetime JP2705583B2 (ja) | 1994-07-26 | 1994-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2705583B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772379A (en) * | 1980-10-24 | 1982-05-06 | Toshiba Corp | Manufacture of semiconductor devuce |
| JPS6043861A (ja) * | 1983-08-19 | 1985-03-08 | Nec Corp | 半導体装置の製造方法 |
| JPS61208875A (ja) * | 1985-03-14 | 1986-09-17 | Nec Corp | 半導体装置の製造方法 |
-
1994
- 1994-07-26 JP JP6193756A patent/JP2705583B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772379A (en) * | 1980-10-24 | 1982-05-06 | Toshiba Corp | Manufacture of semiconductor devuce |
| JPS6043861A (ja) * | 1983-08-19 | 1985-03-08 | Nec Corp | 半導体装置の製造方法 |
| JPS61208875A (ja) * | 1985-03-14 | 1986-09-17 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2705583B2 (ja) | 1998-01-28 |
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