JP2003515948A - 半導体回路構造およびその製造方法 - Google Patents
半導体回路構造およびその製造方法Info
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Abstract
(57)【要約】
本発明は、第１伝導型の半導体基板（１）に集積的に形成された回路素子を有し、少なくとも１つの制御端子（Ｇ１、Ｇ２）と、第１（Ｄ）および第２電極端子（Ｓ）とを備える、半導体回路構造に関する。本発明にしたがって、少なくとも１つの制御端子における、半導体基板の主な表面とは離れた側が、少なくとも部分的にシリコン化されている。
Description
本発明は、第１伝導型（erster Leitfaehigkeitstyp）の半導体基板に集積的
に構成された回路素子を有する半導体回路構造、および、このような半導体回路
構造の製造方法に関する。なお、この回路素子は、少なくとも１つの制御端子と
、第１および第２電極端子とを有している。
に構成された回路素子を有する半導体回路構造、および、このような半導体回路
構造の製造方法に関する。なお、この回路素子は、少なくとも１つの制御端子と
、第１および第２電極端子とを有している。
【０００１】
このような半導体回路構造の例として、複数の制御端子、特に少なくとも２つ
のゲート端子（すなわち、１つの高周波ゲートおよび少なくとも１つの制御ゲー
ト（Regelgate））を有するＭＯＳ４極管（MOS-Tetroden）およびＭＯＳ５極管
（MOS-Pentoden）が知られている。なお、これらは、個々の構成素子として、あ
るいは、ＶＬＳＩ（ＶＬＳＩ＝超大規模集積回路）工学的工程（Technologiesch
ritten）によって半導体基板に高集積された形態として製造される。特に、自動
車部門でこのようなＭＯＳ４極管を使用する場合、１２Ｖまたはそれ以上の供給
電圧を適用することが求められる。現代のＣＭＯＳ一貫製造法（Prozessfertigu
ngsverfahren）は、通例、５Ｖ以下の供給電圧用の半導体回路を製造するためだ
けに設計されており、高い供給電圧領域を有する半導体回路を製造するために適
しているとは言い難い。この点は、本質的に技術的な理由であり、現代の標準Ｃ
ＭＯＳプロセスで製造された半導体回路では、とりわけ、ゲート酸化物の厚さ（
Gateoxiddicke）が非常に薄く、ドレインウェル絶縁破壊電圧（Durchbruch-Span
nung）が非常に低くなっていることにある。従って、この半導体回路は、１２Ｖ
またはそれ以上の供給電圧を有するＭＯＳ４極管およびＭＯＳ５極管を製造する
ために適しているとは言い難い。
のゲート端子（すなわち、１つの高周波ゲートおよび少なくとも１つの制御ゲー
ト（Regelgate））を有するＭＯＳ４極管（MOS-Tetroden）およびＭＯＳ５極管
（MOS-Pentoden）が知られている。なお、これらは、個々の構成素子として、あ
るいは、ＶＬＳＩ（ＶＬＳＩ＝超大規模集積回路）工学的工程（Technologiesch
ritten）によって半導体基板に高集積された形態として製造される。特に、自動
車部門でこのようなＭＯＳ４極管を使用する場合、１２Ｖまたはそれ以上の供給
電圧を適用することが求められる。現代のＣＭＯＳ一貫製造法（Prozessfertigu
ngsverfahren）は、通例、５Ｖ以下の供給電圧用の半導体回路を製造するためだ
けに設計されており、高い供給電圧領域を有する半導体回路を製造するために適
しているとは言い難い。この点は、本質的に技術的な理由であり、現代の標準Ｃ
ＭＯＳプロセスで製造された半導体回路では、とりわけ、ゲート酸化物の厚さ（
Gateoxiddicke）が非常に薄く、ドレインウェル絶縁破壊電圧（Durchbruch-Span
nung）が非常に低くなっていることにある。従って、この半導体回路は、１２Ｖ
またはそれ以上の供給電圧を有するＭＯＳ４極管およびＭＯＳ５極管を製造する
ために適しているとは言い難い。
【０００２】
また、このようなＭＯＳ４極管およびＭＯＳ５極管では、高周波での挙動（Ve
rhalten）が重要である。とりわけ、ゲート端子の、特に高周波ゲートの電気抵
抗が問題である。というのも、高周波ゲートでの抵抗ノイズは４極管で増大し、
これによって構成素子のノイズの質が確定されるからである。さらに、ゲート抵
抗が増すことで、達成可能な高周波増幅度は減少する。ゲート抵抗を極力小さく
するために、ＭＯＳ４極管を用いるプロセスでは、例外なく金属のゲートを使用
する。この金属ゲートの膜抵抗は、およそ、ＲS＝４０ｍΩ／□という典型値を
示し、ＣＯＭＳプロセスで通常用いられるＲS＝２０〜１５０Ω／□程度の典型
的膜抵抗を示すポリゲートの場合よりも、ケタ違いに小さい。
rhalten）が重要である。とりわけ、ゲート端子の、特に高周波ゲートの電気抵
抗が問題である。というのも、高周波ゲートでの抵抗ノイズは４極管で増大し、
これによって構成素子のノイズの質が確定されるからである。さらに、ゲート抵
抗が増すことで、達成可能な高周波増幅度は減少する。ゲート抵抗を極力小さく
するために、ＭＯＳ４極管を用いるプロセスでは、例外なく金属のゲートを使用
する。この金属ゲートの膜抵抗は、およそ、ＲS＝４０ｍΩ／□という典型値を
示し、ＣＯＭＳプロセスで通常用いられるＲS＝２０〜１５０Ω／□程度の典型
的膜抵抗を示すポリゲートの場合よりも、ケタ違いに小さい。
【０００３】
本発明の目的は、特に複数の制御端子（すなわち、少なくとも２つのゲート端
子（１つは高周波ゲート））を有する半導体回路構造であって、４極管または５
極管を用いる場合のように、制御端子のゲート抵抗が、金属ゲートを用いる場合
に通常得られる程度の大きさとなっている半導体回路構造、および、このような
半導体回路構造を簡易に製造する方法を示すことにある。
子（１つは高周波ゲート））を有する半導体回路構造であって、４極管または５
極管を用いる場合のように、制御端子のゲート抵抗が、金属ゲートを用いる場合
に通常得られる程度の大きさとなっている半導体回路構造、および、このような
半導体回路構造を簡易に製造する方法を示すことにある。
【０００４】
この目的は、請求項１に示した方法、および、請求項１１に示した半導体回路
構造によって達成される。
構造によって達成される。
【０００５】
本発明では、好ましくはポリシリコンから製造された、少なくとも１つの制御
端子における、半導体基板の主な表面（Hauptoberflaeche）から離れた側を、少
なくとも部分的に（bereichsweise）シリコン化（silizieren）する。膜抵抗を
低下させるために、本発明では、ポリシリコンからなる制御端子をシリコン化し
、従来の金属ゲート技術（Technologie）と比較して、同様のノイズ値を達成で
きる。なお、ポリシリコンからなる制御端子またはゲートをシリコン化しないと
、ノイズが極めて悪化することが、実験によって示されている。また、シリコン
化のためにＴｉＳｉを用いると、およそ３Ω／□の膜抵抗ＲSを得られる。
端子における、半導体基板の主な表面（Hauptoberflaeche）から離れた側を、少
なくとも部分的に（bereichsweise）シリコン化（silizieren）する。膜抵抗を
低下させるために、本発明では、ポリシリコンからなる制御端子をシリコン化し
、従来の金属ゲート技術（Technologie）と比較して、同様のノイズ値を達成で
きる。なお、ポリシリコンからなる制御端子またはゲートをシリコン化しないと
、ノイズが極めて悪化することが、実験によって示されている。また、シリコン
化のためにＴｉＳｉを用いると、およそ３Ω／□の膜抵抗ＲSを得られる。
【０００６】
本発明の実施形態では、第１電極端子またはドレイン端子のシリコン化を控え
ることも可能である。原則的には、本発明による自己整合のケイ化プロセス（si
lizid-Prozess）によって、ゲート領域、ソース領域、中間領域（Zwischengebie
t）およびドレイン領域は、同時にシリコン化される。しかし、シリコン化され
たドレイン端子は、静電放電（ＥＳＤ強度；ＥＳＤ＝静電放電）に関し、十分な
強度をもたないことがわかっている。とりわけ、本発明による半導体回路構造（
特に４極管または５極管）が、離散的な（diskrete）構成素子として、または、
いわゆるＩ／Ｏトランジスタとして集積回路に投入されて用いられており、さら
に、シリコン化されたドレインが不十分なＥＳＤ強度を招来すると危惧される場
合、ドレイン領域のシリコン化は避けるべきである。
ることも可能である。原則的には、本発明による自己整合のケイ化プロセス（si
lizid-Prozess）によって、ゲート領域、ソース領域、中間領域（Zwischengebie
t）およびドレイン領域は、同時にシリコン化される。しかし、シリコン化され
たドレイン端子は、静電放電（ＥＳＤ強度；ＥＳＤ＝静電放電）に関し、十分な
強度をもたないことがわかっている。とりわけ、本発明による半導体回路構造（
特に４極管または５極管）が、離散的な（diskrete）構成素子として、または、
いわゆるＩ／Ｏトランジスタとして集積回路に投入されて用いられており、さら
に、シリコン化されたドレインが不十分なＥＳＤ強度を招来すると危惧される場
合、ドレイン領域のシリコン化は避けるべきである。
【０００７】
本発明の有利な形態の場合、少なくとも１つの制御端子を、部分的にシリコン
化できる。制御端子のシリコン化された残りの部分（Durch den verbleibenden,
silizierten Teil des Steueranschlusses）によって、制御端子は、総じて十
分に低オーム抵抗化される。この場合、制御端子のシリコン化されていない部分
は、約０．２μｍ〜約０．８μｍである。特に、約０．６μｍ〜約３．０μｍ（
とりわけ１．４μｍ）の制御端子の幅が最短のときは、上記部分は、０．４μｍ
となる。
化できる。制御端子のシリコン化された残りの部分（Durch den verbleibenden,
silizierten Teil des Steueranschlusses）によって、制御端子は、総じて十
分に低オーム抵抗化される。この場合、制御端子のシリコン化されていない部分
は、約０．２μｍ〜約０．８μｍである。特に、約０．６μｍ〜約３．０μｍ（
とりわけ１．４μｍ）の制御端子の幅が最短のときは、上記部分は、０．４μｍ
となる。
【０００８】
また、制御ゲートがまったくシリコン化されないことや、ドレイン端子に最も
近いゲートとこれに隣接するゲートとの間の中間領域を、部分的にシリコン化す
ることもか可能である。
近いゲートとこれに隣接するゲートとの間の中間領域を、部分的にシリコン化す
ることもか可能である。
【０００９】
なお、第１電極端子またはドレイン端子を部分的にシリコン化し、電極端子（
ドレイン端子）のシリコン化領域と、対応する接触部との間の距離を十分大きく
設定するようにしてもよい。この場合でも、本発明の原理によって、同じように
、十分なＥＳＤ強度を達成できる。
ドレイン端子）のシリコン化領域と、対応する接触部との間の距離を十分大きく
設定するようにしてもよい。この場合でも、本発明の原理によって、同じように
、十分なＥＳＤ強度を達成できる。
【００１０】
また、本発明の有利なまた別の形態については、さらに別の従属請求項から明
らかである。
らかである。
【００１１】
次に、本発明のまた別の特徴、利点および有効性を、図面に基づいた本発明の
実施形態によって記述する。図１は、本発明の有効な実施形態を示す断面図であ
る。図２は、第２ゲートが部分的にシリコン化されている、本発明の実施形態を
示す断面図である。図３は、第２ゲートがまったくシリコン化されていない、本
発明の実施形態を示す断面図である。図４は、ドレイン領域が部分的にシリコン
化されている、本発明の実施形態を示す断面図である。
実施形態によって記述する。図１は、本発明の有効な実施形態を示す断面図であ
る。図２は、第２ゲートが部分的にシリコン化されている、本発明の実施形態を
示す断面図である。図３は、第２ゲートがまったくシリコン化されていない、本
発明の実施形態を示す断面図である。図４は、ドレイン領域が部分的にシリコン
化されている、本発明の実施形態を示す断面図である。
【００１２】
図１に示された半導体回路構造は、本発明の特に有効な実施形態にしたがって
、集積半導体回路の回路素子としての高周波ＭＯＳ４極管を含んでいる。これは
、周知の標準ＣＭＯＳ処理方法（Standerd-COMS-Prozessverfahren）にしたがっ
て、ｐ型伝導シリコン（ｐドープ＝この定義にしたがった第１伝導型）からなる
半導体基板１を用いて製造される。また、集積的に構成された回路素子は、ゲー
ト誘電体１２上にポリシリコン６からなる少なくとも２つの制御端子（すなわち
、チャネル領域ＶＴ１を有する高周波ゲートＧ１、および、中間領域とチャネル
領域ＶＴ２とを分かつ制御ゲートＧ２）、および、第１電極端子（すなわち、ド
レイン端子Ｄ）、および、第２電極端子（すなわち、ソースＳｏおよび基板端子
Ｓｕからなるソース端子Ｓ）を有している。また、ポリゲートＧ１・Ｇ２の下に
配置されたチャネル領域ＶＴ１・ＶＴ２については、異なるチャネル注入によっ
て別々にドープできる。つまり、それぞれｎドープまたはｐドープできる。基板
１にドーピングによって形成されたｐ領域２は、ｐウェルとして機能し、その中
につつみ込まれたｐ＋領域は、基板端子として用いられる。参照符号３・４・５
は、ソース領域、ドレイン領域、中間領域のそれぞれにおける、低くドープされ
たｎＬＤＤ領域（ＬＤＤ＝軽くドープされたドレイン）を示している。ゲートＧ
１・Ｇ２の側面から、間隔保持膜（Abstandhalter）７（いわゆる「スペーサー
」）が適切な誘電体から形成されている。参照符号８・９・１１は、ソース端子
Ｓ、ドレイン端子Ｄ、および２つのゲート間に位置する中間領域における、ｎ＋
にドープされた接触領域を示している。ソースＳおよび中間領域のそれぞれには
っきりと描かれているように、これら接触領域８・９および１１は、スペーサー
７によって、当該ゲートまたはチャネルから隔離されている。マスクを用いた適
切な設定により、ゲートＧ２またはチャネルとドレイン端子Ｄとの間隔は大きく
なっている。ゲート端子Ｇ１・Ｇ２は、ｎ＋ドーピングによって部分的にまたは
完全に注入される。ｐウェル２は、ゲートＧ２とドレイン端子Ｄのｎ＋にドープ
された接触領域１１との間の領域までつづく。Ｒは、高オーム抵抗を示している
。
、集積半導体回路の回路素子としての高周波ＭＯＳ４極管を含んでいる。これは
、周知の標準ＣＭＯＳ処理方法（Standerd-COMS-Prozessverfahren）にしたがっ
て、ｐ型伝導シリコン（ｐドープ＝この定義にしたがった第１伝導型）からなる
半導体基板１を用いて製造される。また、集積的に構成された回路素子は、ゲー
ト誘電体１２上にポリシリコン６からなる少なくとも２つの制御端子（すなわち
、チャネル領域ＶＴ１を有する高周波ゲートＧ１、および、中間領域とチャネル
領域ＶＴ２とを分かつ制御ゲートＧ２）、および、第１電極端子（すなわち、ド
レイン端子Ｄ）、および、第２電極端子（すなわち、ソースＳｏおよび基板端子
Ｓｕからなるソース端子Ｓ）を有している。また、ポリゲートＧ１・Ｇ２の下に
配置されたチャネル領域ＶＴ１・ＶＴ２については、異なるチャネル注入によっ
て別々にドープできる。つまり、それぞれｎドープまたはｐドープできる。基板
１にドーピングによって形成されたｐ領域２は、ｐウェルとして機能し、その中
につつみ込まれたｐ＋領域は、基板端子として用いられる。参照符号３・４・５
は、ソース領域、ドレイン領域、中間領域のそれぞれにおける、低くドープされ
たｎＬＤＤ領域（ＬＤＤ＝軽くドープされたドレイン）を示している。ゲートＧ
１・Ｇ２の側面から、間隔保持膜（Abstandhalter）７（いわゆる「スペーサー
」）が適切な誘電体から形成されている。参照符号８・９・１１は、ソース端子
Ｓ、ドレイン端子Ｄ、および２つのゲート間に位置する中間領域における、ｎ＋
にドープされた接触領域を示している。ソースＳおよび中間領域のそれぞれには
っきりと描かれているように、これら接触領域８・９および１１は、スペーサー
７によって、当該ゲートまたはチャネルから隔離されている。マスクを用いた適
切な設定により、ゲートＧ２またはチャネルとドレイン端子Ｄとの間隔は大きく
なっている。ゲート端子Ｇ１・Ｇ２は、ｎ＋ドーピングによって部分的にまたは
完全に注入される。ｐウェル２は、ゲートＧ２とドレイン端子Ｄのｎ＋にドープ
された接触領域１１との間の領域までつづく。Ｒは、高オーム抵抗を示している
。
【００１３】
絶縁材（ＦＯＸ＝フィールド酸化膜）、ｐウェル、チャネル領域、ゲート、Ｌ
ＤＤ接続領域、ゲートフィンガー（Gate-Finger）の側面に位置する間隔保持膜
、ｎ＋およびｐ＋領域を、周知の方法工程（例えば、Widmann「高集積回路技術
（Technologie hochintegrierter Schaltungen）」Springer出版、第２版、５ペ
ージ以下を参照）を用いて完成させた後、自己整合的なケイ化物膜（Silizidsch
icht）を生成する。さらに、ＴＥＯＳ−ＳｉＯ２膜１４（ＴＥＯＳ＝エチル基を
有するオルト珪酸塩）を、ＬＰＣＶＤ法（ＬＰＣＶＤ＝低圧化学蒸着；low pres
sure chemical vapor deposition）で形成し、レジストマスクおよびエッチング
によってパターン化する。これによって、次のシリコン形成工程用の領域を限定
できる。スパッタ（陰極線の飛散）を用いてチタン膜を薄く形成した後、急速に
昇温すること（ＲＴＡ＝急速温度アニーリング（rapid thermal annealing））
によって、第１シリコン化（erste Silizierung；チタンがシリコンと接触する
部位における、チタンおよびシリコンからチタンシリコンＴｉＳｉ１０への変換
）を行う。変換されなかったチタンの残りは、次のエッチング工程によって取り
除かれる。また別のＲＴＡプロセス工程（第２シリコン化；zweite Silizierung
）によって、チタンシリコン膜を、高オーム抵抗相（Ｃ４９）から低オーム抵抗
相（Ｃ５４）に変換する。シリコン化の実施には、２つの工程が必要である。と
いうのも、第１工程では、良質の、すなわち低オーム抵抗のチタンシリコンを得
るために本来必要であるような高い温度を使用できないからである。温度を上げ
過ぎると、チタンがＳｉＯ２のシリコンと反応してしまい、絶縁されるべきシリ
コン領域間を導通させてしまう危険が生じる。これによって、このプロセスは自
己整合性を失ってしまう。第２シリコン化プロセスでは、高温を用いることが可
能である。というのも、チタンがすでにＳｉＯ２上にないからである。次に、前
金属誘電体１５（Pre-Metall-Dielektrikums）を析出し、さらに、標準ＣＭＯＳ
プロセスに応じた通常のプロセス工程を実行する。
ＤＤ接続領域、ゲートフィンガー（Gate-Finger）の側面に位置する間隔保持膜
、ｎ＋およびｐ＋領域を、周知の方法工程（例えば、Widmann「高集積回路技術
（Technologie hochintegrierter Schaltungen）」Springer出版、第２版、５ペ
ージ以下を参照）を用いて完成させた後、自己整合的なケイ化物膜（Silizidsch
icht）を生成する。さらに、ＴＥＯＳ−ＳｉＯ２膜１４（ＴＥＯＳ＝エチル基を
有するオルト珪酸塩）を、ＬＰＣＶＤ法（ＬＰＣＶＤ＝低圧化学蒸着；low pres
sure chemical vapor deposition）で形成し、レジストマスクおよびエッチング
によってパターン化する。これによって、次のシリコン形成工程用の領域を限定
できる。スパッタ（陰極線の飛散）を用いてチタン膜を薄く形成した後、急速に
昇温すること（ＲＴＡ＝急速温度アニーリング（rapid thermal annealing））
によって、第１シリコン化（erste Silizierung；チタンがシリコンと接触する
部位における、チタンおよびシリコンからチタンシリコンＴｉＳｉ１０への変換
）を行う。変換されなかったチタンの残りは、次のエッチング工程によって取り
除かれる。また別のＲＴＡプロセス工程（第２シリコン化；zweite Silizierung
）によって、チタンシリコン膜を、高オーム抵抗相（Ｃ４９）から低オーム抵抗
相（Ｃ５４）に変換する。シリコン化の実施には、２つの工程が必要である。と
いうのも、第１工程では、良質の、すなわち低オーム抵抗のチタンシリコンを得
るために本来必要であるような高い温度を使用できないからである。温度を上げ
過ぎると、チタンがＳｉＯ２のシリコンと反応してしまい、絶縁されるべきシリ
コン領域間を導通させてしまう危険が生じる。これによって、このプロセスは自
己整合性を失ってしまう。第２シリコン化プロセスでは、高温を用いることが可
能である。というのも、チタンがすでにＳｉＯ２上にないからである。次に、前
金属誘電体１５（Pre-Metall-Dielektrikums）を析出し、さらに、標準ＣＭＯＳ
プロセスに応じた通常のプロセス工程を実行する。
【００１４】
また、制御ゲートをまったくシリコン化しないこと、および、ドレイン端子に
最も近いゲートとこれに隣接するゲートとの間の中間領域を、部分的にシリコン
化することも可能である。
最も近いゲートとこれに隣接するゲートとの間の中間領域を、部分的にシリコン
化することも可能である。
【００１５】
なお、第１電極端子またはドレイン端子を部分的にシリコン化し、電極端子（
ドレイン端子）のシリコン化領域と、対応する接触部との間の距離を十分大きく
設定するようにしてもよい。この場合でも、本発明の原理によって、同じように
、十分なＥＳＤ強度を達成できる。
ドレイン端子）のシリコン化領域と、対応する接触部との間の距離を十分大きく
設定するようにしてもよい。この場合でも、本発明の原理によって、同じように
、十分なＥＳＤ強度を達成できる。
【００１６】
図２・３・４によって、本発明によるゲートシリコン化の基本的な変形を、よ
り大きな断面図を用いて再度示す。図２・３・４では、より分かりやすく描写す
るために、シリコン領域（Silizidbereiche）１０、ゲート誘電体１２、ゲート
ポリ（Gate-Poly）１３およびスペーサー７のみを示している。
り大きな断面図を用いて再度示す。図２・３・４では、より分かりやすく描写す
るために、シリコン領域（Silizidbereiche）１０、ゲート誘電体１２、ゲート
ポリ（Gate-Poly）１３およびスペーサー７のみを示している。
【００１７】
図２による実施形態は、図１による実施形態に相当しているので、そこの説明
を参照してほしい。ここでは、少なくとも１つの制御端子Ｇ２が、部分的にのみ
シリコン化されている。制御端子のシリコン化された残りの部分によって、制御
端子Ｇ２は、総じて十分に低オーム抵抗化される。制御端子のシリコン化されて
いない部分は、約０．２μｍ〜約０．８μｍである。特に、約０．６μｍ〜約３
．０μｍ（とりわけ１．４μｍ）の制御端子の幅が最短のときは、上記部分は、
０．４μｍとなる。
を参照してほしい。ここでは、少なくとも１つの制御端子Ｇ２が、部分的にのみ
シリコン化されている。制御端子のシリコン化された残りの部分によって、制御
端子Ｇ２は、総じて十分に低オーム抵抗化される。制御端子のシリコン化されて
いない部分は、約０．２μｍ〜約０．８μｍである。特に、約０．６μｍ〜約３
．０μｍ（とりわけ１．４μｍ）の制御端子の幅が最短のときは、上記部分は、
０．４μｍとなる。
【００１８】
図３による実施形態の場合、Ｇ１とＧ２との間に位置する中間領域が、部分的
にシリコン化されており、制御端子Ｇ２とドレインとはシリコン化されていない
。しかし、この実施形態は、特に有効な図２による実施形態よりも質が低下して
いる。というのも、ゲートＧ２がシリコン化されていないことが、性能を劣化さ
せるからである。
にシリコン化されており、制御端子Ｇ２とドレインとはシリコン化されていない
。しかし、この実施形態は、特に有効な図２による実施形態よりも質が低下して
いる。というのも、ゲートＧ２がシリコン化されていないことが、性能を劣化さ
せるからである。
【００１９】
図４による実施形態では、ドレイン領域は部分的にシリコン化されている。こ
の構成では、ドレイン端子のシリコン化された領域とドレイン接触部との間隔を
十分に大きく設定しているとき、十分なＥＳＤ強度を達成できる。
の構成では、ドレイン端子のシリコン化された領域とドレイン接触部との間隔を
十分に大きく設定しているとき、十分なＥＳＤ強度を達成できる。
【図１】
本発明の有効な実施形態を示す断面図である。
【図２】
第２ゲートが部分的にシリコン化されている、本発明の実施形態を示す断面図
である。
である。
【図３】
第２ゲートがまったくシリコン化されていない、本発明の実施形態を示す断面
図である。
図である。
【図４】
ドレイン領域が部分的にシリコン化されている、本発明の実施形態を示す断面
図である。
図である。
１ 半導体基板
２ ｐ領域
３，４，５ 低ドープされたｎＬＤＤ領域
６ ポリシリコン
７ スペーサー
８，９，１１ ｎ＋にドープされた接触領域
１０ シリコン領域
１２ ゲート誘電体
１３ ゲートポリ
１４ ＴＥＯＳ−ＳｉＯ２膜
Ｇ１ 高周波ゲート
Ｇ２ 制御ゲート
Ｄ ドレイン端子
Ｓ ソース端子
ＶＴ１、ＶＴ２ チャネル領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 クルームバイン，ウルリッヒ
ドイツ連邦共和国 83026 ローゼンハイ
ム カルトヴィースシュトラーセ 35
Ｆターム(参考） 4M104 BB01 BB25 BB28 CC01 CC05
DD02 DD78 DD80 DD84 FF14
GG09 GG14
5F140 AA00 AA10 AA38 AA40 AB10
AC18 BA01 BF04 BF11 BF18
BF40 BF46 BG08 BG30 BG34
BG45 BG56 BH15 BH17 BJ01
BJ08 BJ25 BJ27 BK29 BK34
BK39 CB01 CF04
Claims (20)
- 【請求項１】 第１伝導型の半導体基板（１）に集積的に形成され、少なくとも１つの制御端
子（Ｇ１、Ｇ２）と、第１（Ｄ）および第２電極端子（Ｓ）とを備える回路素子
を有する、半導体回路構造の製造方法において、 上記した少なくとも１つの制御端子における、半導体基板の主な表面から離れ
た側を、少なくとも部分的にシリコン化することを特徴とする方法。 - 【請求項２】 上記第１電極端子（Ｄ）に対するシリコン化を回避することを特徴とする請求
項１に記載の方法。 - 【請求項３】 上記第１電極端子（Ｄ）を、多くても部分的にシリコン化することを特徴とす
る請求項１または２に記載の方法。 - 【請求項４】 上記した少なくとも１つの制御端子（Ｇ２）を、部分的にのみシリコン化する
ことを特徴とする請求項１〜３のいずれかに記載の方法。 - 【請求項５】 上記半導体回路構造が、隣接する２つの制御端子（Ｇ１、Ｇ２）を備えており
、 一方の制御端子を完全にシリコン化し、もう一方の制御端子をシリコン化しな
いか、あるいは部分的にのみシリコン化することを特徴とする請求項１〜４のい
ずれかに記載の方法。 - 【請求項６】 上記した少なくとも１つの制御端子および／または少なくとも１つの電極端子
に対するシリコン化を、自己整合的ケイ化物法（Salizid-Verfahren）を用いて
行うことを特徴とする請求項１〜５のいずれかに記載の方法。 - 【請求項７】 上記のシリコン化を、チタンシリコン（ＴｉＳｉ）、タングステンシリコン（
ＷＳｉ）、または、他の同様の、高温安定性を有する、金属を含むシリコン化合
物によって行うことを特徴とする請求項１〜６のいずれかに記載の方法。 - 【請求項８】 上記した少なくとも１つの制御端子がポリシリコンを含んでいることを特徴と
する請求項１〜７のいずれかに記載の方法。 - 【請求項９】 上記半導体回路構造が、少なくとも２つの制御端子を有する離散的な構成素子
として形成されていることを特徴とする請求項１〜８のいずれかに記載の方法。 - 【請求項１０】 上記半導体回路構造が、少なくとも２つの制御端子を有する高周波トランジス
タを構成していることを特徴とする１〜９のいずれかに記載の方法。 - 【請求項１１】 少なくとも１つの制御端子（Ｇ１、Ｇ２）と、第１（Ｄ）および第２電極端子
（Ｓ）とを備え、第１伝導型の半導体基板（１）で集積的に形成された回路素子
を有する半導体回路構造において、 上記した少なくとも１つの制御端子における、半導体基板の主な表面から離れ
た側が、少なくとも部分的にシリコン化されていることを特徴とする半導体回路
構造。 - 【請求項１２】 上記第１電極端子（Ｄ）がシリコン化されていないことを特徴とする請求項１
１に記載の半導体回路構造。 - 【請求項１３】 上記第１電極端子（Ｄ）が、多くても部分的にシリコン化されていることを特
徴とする請求項１１または１２に記載の半導体回路構造。 - 【請求項１４】 少なくとも１つの上記制御端子（Ｇ２）が、部分的にのみシリコン化されてい
ることを特徴とする請求項１１〜１４のいずれかに記載の半導体回路構造。 - 【請求項１５】 上記半導体回路構造が、隣接する２つの制御端子（Ｇ１、Ｇ２）を備え、一方
の制御端子が完全にシリコン化されており、もう一方の制御端子が、シリコン化
されていないか、あるいは、部分的にのみシリコン化されていることを特徴とす
る請求項１１〜１４のいずれかに記載の半導体回路構造。 - 【請求項１６】 上記した少なくとも１つの制御端子、および／または、少なくとも１つの電極
端子が、自己整合的ケイ化物法を用いてシリコン化されていることを特徴とする
請求項１１〜１５のいずれかに記載の半導体回路構造。 - 【請求項１７】 チタンシリコン（ＴｉＳｉ）、タングステンシリコン（ＷＳｉ）、または、他
の同様の、高温安定性を有する、金属を含むシリコン化合物によってシリコン化
されていることを特徴とする請求項１１〜１６のいずれかに記載の半導体回路構
造。 - 【請求項１８】 上記した少なくとも１つの制御端子がポリシリコンからなることを特徴とする
請求項１１〜１７のいずれかに記載の半導体回路構造。 - 【請求項１９】 上記半導体回路構造が、少なくとも２つの制御端子を有する離散的な構成素子
として形成されていることを特徴とする請求項１１〜１８のいずれかに記載の半
導体回路構造。 - 【請求項２０】 上記半導体回路構造が、少なくとも２つの制御端子を有する高周波トランジス
タを構成していることを特徴とする請求項１１〜１９のいずれかに記載の半導体
回路構造。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19957533.9 | 1999-11-30 | ||
| DE19957533A DE19957533A1 (de) | 1999-11-30 | 1999-11-30 | Halbleiterschaltungsanordnung und Verfahren zur Herstellung |
| PCT/EP2000/012050 WO2001041194A2 (de) | 1999-11-30 | 2000-11-30 | Halbleiterschaltungsanordnung und verfahren zur herstellung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003515948A true JP2003515948A (ja) | 2003-05-07 |
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|---|---|---|---|
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| Country | Link |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100404A (ja) * | 2004-09-28 | 2006-04-13 | Nec Electronics Corp | 半導体装置及びその製造方法 |
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|---|---|---|---|---|
| CN105157170A (zh) * | 2015-08-31 | 2015-12-16 | 青岛海尔空调器有限总公司 | 变频空调控制方法 |
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|---|---|---|---|---|
| JPS5870572A (ja) * | 1981-10-23 | 1983-04-27 | Hitachi Ltd | 半導体装置とその製造法 |
| US4753897A (en) * | 1986-03-14 | 1988-06-28 | Motorola Inc. | Method for providing contact separation in silicided devices using false gate |
| JPH0555251A (ja) * | 1991-08-23 | 1993-03-05 | Nec Corp | Ｍｏｓトランジスタ |
| GB9201004D0 (en) * | 1992-01-17 | 1992-03-11 | Philips Electronic Associated | A semiconductor device comprising an insulated gate field effect device |
| JPH07142589A (ja) * | 1993-11-22 | 1995-06-02 | Nec Corp | 半導体集積回路装置およびその製造方法 |
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| DE19510777C1 (de) * | 1995-03-24 | 1996-06-05 | Itt Ind Gmbh Deutsche | Verfahren zum Herstellen einer CMOS-Struktur mit ESD-Schutz |
| KR100206878B1 (ko) * | 1995-12-29 | 1999-07-01 | 구본준 | 반도체소자 제조방법 |
| JPH10125913A (ja) * | 1996-10-23 | 1998-05-15 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| JPH10189483A (ja) * | 1996-12-26 | 1998-07-21 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| JP3379376B2 (ja) * | 1997-03-14 | 2003-02-24 | 松下電器産業株式会社 | 電界効果トランジスタおよびそれを用いた電力増幅器 |
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| US5910673A (en) * | 1997-12-04 | 1999-06-08 | Sharp Microelectronics Technology, Inc. | Locos MOS device for ESD protection |
| KR100263480B1 (ko) * | 1998-01-13 | 2000-09-01 | 김영환 | 이에스디 보호회로 및 그 제조방법 |
| US5920774A (en) * | 1998-02-17 | 1999-07-06 | Texas Instruments - Acer Incorporate | Method to fabricate short-channel MOSFETS with an improvement in ESD resistance |
| US6025267A (en) * | 1998-07-15 | 2000-02-15 | Chartered Semiconductor Manufacturing, Ltd. | Silicon nitride--TEOS oxide, salicide blocking layer for deep sub-micron devices |
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-
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- 1999-11-30 DE DE19957533A patent/DE19957533A1/de not_active Withdrawn
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2000
- 2000-11-30 JP JP2001542369A patent/JP2003515948A/ja not_active Abandoned
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| Date | Code | Title | Description |
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| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20040426 |