JPH02216873A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置に関し、さらに詳しくは、逆方
向電圧を印加し、降伏させて用いるツェナーダイオード
構造の改良に係るものである。

（従来の技術） 従来例によるこの種のツェナーダイオード構造として、
こＳでは、バイポーラ集Ｈ４Ｕｇ回路装置において、縦
型ｎｐｎ　トランジスタのエミッタとベースとを利用し
て形成されるツェナーダイオード（エミッタ・ベースツ
ェナーダイオード）構造の模式的に表わした断面構成を
第３図に示し、また、その主要な製造工程を第４図（ａ
）ないしくｇ）に示しである。

すなわち、第３図に示す従来例の装置構成において、符
号ｌはｐ型シリコン半導体基板であり、２はこのｐ型シ
リコン半導体基板１上に選択的に形成されたｎ９型埋め
込み拡散層（以下、フローティングコレクタ層と呼ぶ）
、３はこのフローティングコレクタ層２の周囲に選択的
に形成された素子間分離用のｐＩ型埋め込み拡散層を示
し、４はこれらの上に堆積されたｎ型エピタキシャル層
（以下９ロ型工ピ層と呼ぶ）、５はρ０型埋め込み拡散
層上の２０型分離領域である。

また、６は前記ｎ型エビ層４上に選択的に拡散形成され
たｐ型ベース層、７はこのｐ型ベース層６上に選択的に
拡散形成されたｎ３型工ミツタ層であり、８はこれらの
ｐ型ベース層６とｎ９型工ミツタ層７とにそれぞわ接続
させた金属配置ｌｌ、　９は絶縁用の酸化膜である。

次に、第４図に示す従来例方法での各製造工程において
、まず、　ｐ型シリコン半導体基板ｌ上には、フローテ
ィングコレクタ層２およびｐ“型埋め込み拡散層３をそ
れぞれに形成した上で（第４図（ａ）および同図（ｂ）
）、これらの上にエピタキシャル成長法によってｎ型エ
ビ層４を堆積させてあり（同図（Ｃ））、また、前記ｐ
４″型埋め込み拡散層３に対応するｎ型エビ層４内にあ
って、ボロンＢなどのｐ型不純物を選択的に注入かつ熱
拡散してｐ＋型分離領域５を形成させ（同図（ｄ））、
これらの２１型埋め込み拡散層３とｐ９型分離層５とに
より、後工程でこのｎ型エピ層４内に形成される素子構
成相互間の分離をなす。

ついで、前記ｐ′″型埋め込み拡散層３およびｐ１型分
離層５によって囲まれたｎ型エビ層４内での中央部上層
に、ボロンイオンＢ′″などのｐ型不純物をを広く選択
的に注入し拡散してβ型ベース層６を形成させ（同図（
ｅ））、かつこのｐ型ベース層６の上層部の一部に、砒
素＾Ｓ４″などのｎ型不純物を選択的に注入し拡散して
、底面および側面側でｐ型ベース層６との間にｐｎ接合
をもつｎ″″型エミッタ層７を形成させ（同図（ｆ））
、さらに、これらの全面を酸化膜９により覆うと共に、
この酸化膜９に選択的に開口させたコンタクト穴を通し
て、　ρ型ベース層６およびｎ０型工ミツタ層７のそれ
ぞれに対して各別に金属配線８を電気的に接続させたも
のである（同図（ｇ））。

すなわち１以上の従来例構成においては、　ｐ型ベース
層６と０４″型工ミツタ層７との間のｐｎ接合によって
所期通りのツェナーダイオードが形成される。こシで、
同第４図（ｇ）中、符号ＩＯは逆降伏を発生する領域で
ある。

しかして、第５図は前記ツェナーダイオードにおける電
流！−電電圧時特性示すグラフであり、また、第６図は
同上ツェナーダイオード構造でのｐ型ベース層６とｎＩ
型エミッタ層７との深さ方向にあける不純物プロファイ
ルを示し、　龍はｐ型ベース層６にお叶るアクセプタ濃
度、Ｎｏはｎ０型工ミツタ層７におけるドナー濃度であ
り、さらに、第７図は同上ツェナーダイオードでの逆方
向電圧印加時間に対する降伏電圧Ｖ、の経時変化を示し
、ツェナーダイオードを逆方向降伏状態で使用し続けた
場合、その降伏電圧が上昇してゆく状態を表わしている
。

こ）で、この種のバイポーラ集積回路装置内に構成され
るツェナーダイオードの場合にあっては、縦型ｎｐｎ　
）ランジスタでのエミッタをカソード（ｎゝ型エミッタ
層７に対応）とし、そのベースをアノード（ｐ型ベース
層６に対応）として、これらのアノードとカソード間に
逆方向電圧（カソードの電位をアノードの電位より高く
とる）を印加させたときの第５図に示す降伏電圧特性を
利用することによって、これを半導体集積回路装置での
定電圧回路とかサージ保護回路などシして用いるもので
あり、この従来例構成によるツェナーダイオードにおい
ては、第６図に示すような不純物プロファイルを有し、
その降伏電圧ｖ２がベース濃度の高い領域ではズ決めら
れることから、この構成の場合、　５ｉ−５ｉ０２の界
面付近の領＠１０にあって降伏現象を生ずることになる
。

（発明が解決しようとする課題） しかしながら、前記構成による従来のツェナーダイオー
ドにおいては、一方で、５ｉ−Ｓｉ０２の界面付近の領
域ＩＯにあって降伏現象を生ずるために、この５ｆ−５
ｉ０２の界面への高エネルギーを得た電子および正孔（
以下、ホットキャリアと呼ぶ）の移動が、酸化膜９に対
してダメージを与えることになり、第７図に示すように
、電圧を印加し続けた場合、その影響のために降伏電圧
ｖｚが徐々に上昇して、安定した定電圧特性が得られな
いと云う問題点があった。

この発明は、従来のこのような問題点を解消するために
なされたものであって、その目的とするところは、ｐｎ
接合部での降伏現象によって発生する５ｉ−５ｉｎ２界
面へのダメージの影響に伴なう経時変化がなく、安定な
定電圧を得られるようにした。この種の半導体装置、こ
Ｓでは、ツェナーダイオード構造を提供することである
。

（課題を解決するための手段） 前記目的を達成するために、この発明に係る半導体装置
は、少なくともｐ型の第１の半導体層上に選択的に形成
されたｐ＋型の第２の半導体層と、これらの第１．第２
の各半導体層上に堆積させたｎ型の第３の半導体層と、
この第３の半導体層上にそれぞれ選択的に形成されて、
前記第２の半導体層に接続されたｐ″″型の第４および
第５の半導体層と、この第４の半導体層上にこれを覆っ
て選択的に形成されたｎ＋型の第６の半導体層とを備え
、ツェナーダイオードのアノード側を前記第２．第５の
各半導体層によって形成させ、かつカソード側を前記第
６の半導体層とし、ダイオード接合部を第４．第６の各
半導体層間に形成させたものである。

〔作　　　用〕

すなわち、この発明においては、　ｐ型の第１の半導体
層上にｐ＋型の第２の半導体層を選択的に形成させ、か
つこれらの各半導体層上にｎ型の第３の半導体層を堆積
させると共に、第３の半導体層１にそれぞれ選択的に形
成されて、第２の半導体層に接続されるｐ′″型の第４
および第５の半導体層を設け、かつ第４の半導体層上に
これを覆うｎ＋型の第６の半導体層を選択的に形成させ
て、ツェナーダイオードのアノード側を第２．第５の半
導体層により、また、カソード側を第６の半導体層によ
ってそわぞれに形成させ、かつダイオード接合部を第４
．第６の各半導体層間に形成させるようにしたから、ツ
ェナーダイオードでの降伏現象を第６の半導体層の底部
での第４の半導体層との接合部で生じさせることができ
、これによって、降伏時でのホットキャリアによる５ｉ
−５ｉｎ、界面への影響なと、ひいては、これに伴なう
装置の特性劣化が解消され、ツェナー電圧への影響を効
果的に抑−１し得るのである。

（実　施　例） 以下、この発明に係る半導体装置の一実施例につき、第
１図および第２図を参照して詳細に説明する。

第１図はこの実施例を適用したツェナーダイオード構造
の概要を模式的に示す断面図であり、また、第２図（ａ
）ないしくｆ）は同上ツェナーダイオードの主要な製造
工程を順次模式的に示すそれぞれに断面図である。

すなわち、第１図に示すこの実施例構成においても、符
号１１はｐ型シリコン半導体基板（第１の半導体層）で
あり、１２はこのｐ型シリコン半導体基板目上に選択的
に形成されたフローティングコレクタ層（１４′型埋め
込み拡散層）、１３ａはこのフローティングコレクタ層
１２の周囲に選択的に形成された素子間分離用のｐ″′
′型埋み拡散層、１３ｂは同上フローティングコレクタ
層１２上に選択的に形成されたアノード電位取り出し用
のｐ＋型埋め込み拡散層（第２の半導体層）を示し、１
４はこわらの上に堆積されたｎ型エビ層（第３の半導体
層）である。

また、＋５８は前記ｐ＋型埋め込み拡散層１３ａ上に選
択的に形成されたｐ″″型分Ｊ１領域、１５ｂおよび１
５ｃは前記ｎ型エビ層１４．ｆ−にそわぞれ選択的に形
成されてｐ″″″型埋み拡散層１３ｂに接続され、ダイ
オードのｐ＠域となるｐ′″型拡散領域（第４の半導体
層）およびアノード電極取り出し用のｐ“型拡散領域（
第５の半導体層）であり、さらに、１６は萌記ｐゝ型拡
牧領域＋５ｂを覆うように選択的に形成されたカソード
用の０１型工ミツタ層（第６の半導体層）、１７はこれ
らのｎ＋型エミッタ層１６とｐ＋型拡散領域１５ｃとに
それぞれに接続させた金属配線、１８は絶縁用の酸化膜
である。

次に、第２図（ａ）ないしくｆ）に示すこの実施例方法
の各製造工程において、まず、　ｐ型シリコン基板（第
１の半導体層）１１上には、フローティングコレクタ層
（ｎ＋型埋め込み拡散層）１２を形成した上で（第１図
（ａ））、前記ｐ型シリコン基板１１−ヒにあって、フ
ローティングコレクタ層１２の周囲に素子間分離用のρ
１型埋め込み拡散層１３ａを選択的に形成すると共に、
これに併せて、フローティングコレクタ層１２の上層部
に対しても、アノード電位取り出し用のｐ′″型埋め込
み拡散層（第２の半導体層）　＋３ｂを形成する（同図
（ｂ））。

ついで、これらの上にエピタキシャル成長法によってｎ
型エビ層（第３の半導体層）１（を堆積させた上で（同
図（Ｃ））、このｎ型エビ層１４内にボロンＢなどのｐ
型不純物を選択的に注入し、かつ熱拡散させて、前記ｐ
０型埋め込み拡散層１３ａに連接される素子間分離用の
１型拡散領域１５ａと、それに、ダイオードのｐ領域と
なるｐ４″型拡散領域（Ｎ４の半導体層）　１５ｂおよ
びアノード電極取−り出し用のｐゝ型拡散領域（第５の
半導体層）１５Ｃとをそれぞれに形成する（同図（ｄ）
）。

さらに、前記ダイオードのｐ領域となるｐ＋型拡散領域
ｔｓｂ上には、これを覆うようにしてカソード用のｎ′
″型エミッタ層（第６の半導体層）　１６を形成させ（
同図（ｅ））、その後、これらの全面を酸化膜１８によ
って覆うと共に、この酸化膜１８に選択的に開口させた
コンタクト穴を通して、前記ｎ９型工ミツタ層１６およ
びｐ０型拡散層１５ｃのそれぞれに対して、各別に金属
配置１Ａ１７を電気的に接続させるのであり（同図（ｆ
））、こ）では、ツェナーダイオードのアノード側が・
前記ｐ′″型埋め込゛み拡散層（第２の半導体層）　１
３ｂおよびｐ０型拡散領域（第５の半導体層）１５Ｃに
よって形成され、かつカソード側が前記ｎ′″型エミッ
タ層（第６の半導体層）ｔＳとされ、かつｐｎ接合部が
前記ｐ０型拡散領域（第４の半導体層）１５ｂとｎＩ型
エミッタ層（第６の半導体層）　１６間に形成されるこ
とになる。

従って、この実施例によるツェナーダイオードの構成に
おいては、その降伏電圧がアノード側拡散領域の濃度の
高い部分によって決まり、この場合、ダイオードのｐ領
域での濃度の最も高い部分は、０４″型工ミツタ層１６
の底部に相当し、この部分で降伏現象が生ずる。すなわ
ち、この実施例構成の場合には、前記した従来例構成の
場合とは異なって、５ｉ−５ｉＯ，の界面付近の領域で
のダメージが解消され、電圧を印加し続けた場合のツェ
ナー電圧への影響、つまり、経時変化を効果的に抑制で
きることになり、この結果、安定した定電圧ダイオード
を得られるのである。

なお、益記実施例構成においては、アノード電極取り出
し用のｐ４″型埋め込み拡散層の下部にあって、ｎ０型
フロ一テイングコレクタ層を形成させているが、このｐ
′″型埋め込み拡散層をｐ型シリコン半導体基板上に直
接形成させるようにしてもよいことは勿論である。

（発明の効果） 以上詳述したように、この発明Ｃよれば、少なくともｐ
型の第１の半導体層上にあって、ｐ＋型の第２の半導体
層を選択的に形成させた上で、これらの各半導体層上に
ｎ型の第３の半導体層を堆積させておき、かつこの第３
の半導体層上にそれぞれ選択的に形成されて、第２の半
導体層に接続されるｐ′″型の第４および第５の半導体
層を設けると共に、第４の半導体層上にこれを覆うｎＩ
型の第６の半導体層を選択的に形成させることにより、
ツェナーダイオードのアノード側を第２．第５の半導体
層によって、また、カソード側を第６の半導体層によっ
てそれぞれに形成させ、かつダイオード接合部を第４．
第６の各半導体層間に形成させるようにしたから、ツェ
ナーダイオードでの降伏現象を第６の半導体層の底部で
の゛第４の半導体層との接合部におい生じさせることが
できるもので、これによって、降伏時でのホットキャリ
アによる５ｉ−５ｉＯ□界面への影響など、ひいては、
これに伴なう装置の特性劣化を解消し得て、ツェナー電
圧への影響を効果的に抑制でき、特性的に安定したこの
種のツェナーダイオードの提供が可能になる。

【図面の簡単な説明】

第１図はこの発明のｍ−実施例を適用したツェナーダイ
オードの概要構成を模式的に示す断面図、第２図（ａ）
ないしくｆ）は同上実施例によるツェナーダイオードの
主要な製造工程を順次模式的に示すそれぞれに断面図で
あり、また、第３図は従来例によるツェナーダイオード
の概要構成を模式的に示す断面図、第４図（ａ）ないし
くｇ）は同上従来例によるツェナーダイオードの主要な
製造工程を順次模式的に示すそれぞれに断面図であり、
さらに、第５図は同上ツェナーダイオードの電流−電圧
特性図、第６図は同上ツェナーダイオード構造でのｐ型
ベース層と０１型工ミツタ層との深さ方向における不純
物プロファイルを示すグラフ、第７図は同上ツェナーダ
イオードでの逆方向電圧印加時間に対する降伏電圧の経
時変化を示すグラフである。 １１・・・・ｐ型シリコン半導体基板（第１の半導体層
）、１２・・・・ｎ＋型埋め込み拡散層（フローティン
グコレクタ層）、１３ａ・・・・ｐ３型埋め込み拡散層
、１３ｂ・・・・ｐ＋型埋め込み拡散層（第２の半導体
層）、１４・・・・ｎ型エピタキシャル層（第３の半導
体層）、１５ａ・・・・ｐ″″型拡散領域、１５ｂ・・
・・ｐ′″型拡散領域（第４の半導体層）、ｔ５ｃ・・
・・ｐ０型拡散領域（第５の半導体層）、１６・・・・
ｎ１型工ミツタ層（第６の半導体層）、１７・・・・金
属配線、Ｉ８・・・・酸化膜。 代理人　　大　　岩　　増　　雄 柩１区 １３ｂ　：　ｌ）”タラ里め込に掠七層（ヤ２乃警祷４
ト管）１５ｂ： １５Ｃ： １６： １７： １８： ρ”９掠致層（第４の半襟伴ツｔ） ρ争型払徹層（第５つ半導体層） ビ型エミッタ層（才６の＃−辱イト音）金Ｊ＆配線 酸イヒ一組叱 第５図 ■ 男６図 第７図 ｆすｌ痔閤 （ｈｙｓ　）

Claims (1)

【特許請求の範囲】
1. 少なくともｐ型の第１の半導体層上に選択的に形成され
   たｐ＾＋型の第２の半導体層と、これらの第１、第２の
   各半導体層上に堆積させたｎ型の第３の半導体層と、こ
   の第３の半導体層上にそれぞれ選択的に形成され、前記
   第２の半導体層に接続させたｐ＾＋型の第４および第５
   の半導体層と、この第４の半導体層上にこれを覆つて選
   択的に形成されたｎ＾＋型の第６の半導体層とを備え、
   ツェナーダイオードのアノード側を前記第２、第５の各
   半導体層によつて形成させ、かつカソード側を前記第６
   の半導体層とし、ダイオード接合部を第４、第６の各半
   導体層間に形成させたことを特徴とする半導体装置。