JPH0778980A - 半導体装置及び製造方法 - Google Patents
半導体装置及び製造方法Info
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- JPH0778980A JPH0778980A JP5221291A JP22129193A JPH0778980A JP H0778980 A JPH0778980 A JP H0778980A JP 5221291 A JP5221291 A JP 5221291A JP 22129193 A JP22129193 A JP 22129193A JP H0778980 A JPH0778980 A JP H0778980A
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- JP
- Japan
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- region
- conductivity type
- opposite conductivity
- drain region
- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】通常電圧で動作するＭＩＳトランジスタと、高
電圧で動作するＭＩＳトランジスタとを混載した半導体
装置で、前記２種類のトランジスタの動作変更を簡単に
行えるようにし、回路変更によるコスト増と時間増をな
くす。 【構成】基板領域１の一部または低濃度ドレイン領域５
で、高濃度ドレイン領域を複数個の領域７ａ、７ｂに分
離し、高濃度ドレイン領域の選択によって通常電圧また
は高電圧で動作するＭＩＳトランジスタを形成する。回
路変更が生じた場合は所望のドレイン領域７ａ、７ｂを
選択することで容易に動作変更が可能となる。
電圧で動作するＭＩＳトランジスタとを混載した半導体
装置で、前記２種類のトランジスタの動作変更を簡単に
行えるようにし、回路変更によるコスト増と時間増をな
くす。 【構成】基板領域１の一部または低濃度ドレイン領域５
で、高濃度ドレイン領域を複数個の領域７ａ、７ｂに分
離し、高濃度ドレイン領域の選択によって通常電圧また
は高電圧で動作するＭＩＳトランジスタを形成する。回
路変更が生じた場合は所望のドレイン領域７ａ、７ｂを
選択することで容易に動作変更が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、５Ｖ程度の通常電圧で
動作するＭＯＳトランジスタと、３０Ｖ以上の電圧で動
作する高耐圧ＭＯＳトランジスタとを混載した半導体装
置に関する。蛍光表示管やＬＣＤ(Liquid Crystal Disp
lay)などをコントロールするためには、通常電圧で動作
する論理素子と３０Ｖ以上で動作する高耐圧素子とが必
要である。
動作するＭＯＳトランジスタと、３０Ｖ以上の電圧で動
作する高耐圧ＭＯＳトランジスタとを混載した半導体装
置に関する。蛍光表示管やＬＣＤ(Liquid Crystal Disp
lay)などをコントロールするためには、通常電圧で動作
する論理素子と３０Ｖ以上で動作する高耐圧素子とが必
要である。
【０００２】このため、通常の５Ｖ程度の電源電圧で論
理素子として用いられるＭＯＳトランジスタと、ソース
・ドレイン間に３０Ｖ以上の高電圧をかけて動作する高
耐圧ＭＯＳトランジスタとを混載した半導体装置が開発
されている。
理素子として用いられるＭＯＳトランジスタと、ソース
・ドレイン間に３０Ｖ以上の高電圧をかけて動作する高
耐圧ＭＯＳトランジスタとを混載した半導体装置が開発
されている。
【０００３】
【従来の技術】図７、図８をもとに従来用いられている
ＭＯＳトランジスタ構造について説明する。図７
（Ａ）、（Ｂ）は５Ｖの通常電圧で動作するＭＯＳトラ
ンジスタの例であり、図７（Ａ）は平面図、図７（Ｂ）
はＸ−Ｘ’での切断断面図である。
ＭＯＳトランジスタ構造について説明する。図７
（Ａ）、（Ｂ）は５Ｖの通常電圧で動作するＭＯＳトラ
ンジスタの例であり、図７（Ａ）は平面図、図７（Ｂ）
はＸ−Ｘ’での切断断面図である。
【０００４】Ｐ型シリコン基板７１上に形成された素子
分離領域７２に囲まれた素子形成領域の上に、ゲート酸
化膜７３、ポリシリコンゲート電極７４、Ｎ型ソース領
域７５、Ｎ型ドレイン領域７６、層間絶縁用リン入り酸
化膜（Phospho Silicate Glass 以降ＰＳＧと言う）７
７、コンタクトホール７８、配線用Ａｌ７９をもってＮ
チャネルＭＯＳトランジスタが形成される。
分離領域７２に囲まれた素子形成領域の上に、ゲート酸
化膜７３、ポリシリコンゲート電極７４、Ｎ型ソース領
域７５、Ｎ型ドレイン領域７６、層間絶縁用リン入り酸
化膜（Phospho Silicate Glass 以降ＰＳＧと言う）７
７、コンタクトホール７８、配線用Ａｌ７９をもってＮ
チャネルＭＯＳトランジスタが形成される。
【０００５】通常、ソース領域７５やドレイン領域７６
としては、濃度1020cm-3程度の高濃度のＮ型シリコン層
が使われる。本構造のトランジスタでは、動作用電圧と
して５Ｖの電圧をソース７５とドレイン７６間にかけ、
ゲート電極７４に電圧を与えることでトランジスタ動作
をさせることができる。
としては、濃度1020cm-3程度の高濃度のＮ型シリコン層
が使われる。本構造のトランジスタでは、動作用電圧と
して５Ｖの電圧をソース７５とドレイン７６間にかけ、
ゲート電極７４に電圧を与えることでトランジスタ動作
をさせることができる。
【０００６】しかし、本構造のトランジスタでは、２０
μｍ以上の長いゲート長のゲート電極を用いても、ソー
ス領域７５とドレイン領域７６間の耐圧は１５Ｖ程度し
かない。それ以上の電圧をかけると、濃度の濃いドレイ
ン領域７６と基板７１との間でブレークダウンをおこし
て電流が多量に流れてしまうため、トランジスタ動作を
させることができない。
μｍ以上の長いゲート長のゲート電極を用いても、ソー
ス領域７５とドレイン領域７６間の耐圧は１５Ｖ程度し
かない。それ以上の電圧をかけると、濃度の濃いドレイ
ン領域７６と基板７１との間でブレークダウンをおこし
て電流が多量に流れてしまうため、トランジスタ動作を
させることができない。
【０００７】したがって、３０Ｖ以上の高電圧で使用す
るトランジスタは別の構造がとられている。図８
（Ａ）、（Ｂ）は、従来用いられている３０Ｖ以上の電
圧で動作する高耐圧ＭＯＳトランジスタであり、図８
（Ａ）は平面図、図８（Ｂ）はＸ−Ｘ’での切断断面図
である。
るトランジスタは別の構造がとられている。図８
（Ａ）、（Ｂ）は、従来用いられている３０Ｖ以上の電
圧で動作する高耐圧ＭＯＳトランジスタであり、図８
（Ａ）は平面図、図８（Ｂ）はＸ−Ｘ’での切断断面図
である。
【０００８】Ｐ型シリコン基板８１上に形成された、素
子分離領域８２に囲まれた素子形成領域の上に、ゲート
酸化膜８３、ポリシリコンゲート電極８４、Ｎ型ソース
領域８５、高濃度Ｎ型ドレイン領域８６ａ、低濃度Ｎ型
ドレイン領域８６ｂ、層間絶縁用ＰＳＧ８７、コンタク
トホール８８、配線用Ａｌ８９をもって高耐圧Ｎチャネ
ルＭＯＳトランジスタが形成される。
子分離領域８２に囲まれた素子形成領域の上に、ゲート
酸化膜８３、ポリシリコンゲート電極８４、Ｎ型ソース
領域８５、高濃度Ｎ型ドレイン領域８６ａ、低濃度Ｎ型
ドレイン領域８６ｂ、層間絶縁用ＰＳＧ８７、コンタク
トホール８８、配線用Ａｌ８９をもって高耐圧Ｎチャネ
ルＭＯＳトランジスタが形成される。
【０００９】通常、ソース領域８５や高濃度ドレイン領
域８６ａとしては、濃度1020cm-3程度のＮ型シリコン層
が使われ、低濃度ドレイン領域８６ｂとしては、濃度10
17cm -3程度のＮ型シリコン層が使われる。高電圧を用い
るトランジスタでは、ドレイン領域８６ａのまわりを低
濃度ドレイン領域８６ｂが囲む構造をとっている。
域８６ａとしては、濃度1020cm-3程度のＮ型シリコン層
が使われ、低濃度ドレイン領域８６ｂとしては、濃度10
17cm -3程度のＮ型シリコン層が使われる。高電圧を用い
るトランジスタでは、ドレイン領域８６ａのまわりを低
濃度ドレイン領域８６ｂが囲む構造をとっている。
【００１０】本構造のトランジスタでは、高濃度ドレイ
ン領域８６ａのまわりの低濃度ドレイン領域８６ｂが、
抵抗として働いて電圧降下をひきおこす。また、濃度が
低いため、空乏層も高濃度領域にくらべて広げることが
できる。その結果、ブレークダウン電圧を上げることが
できる。したがって、本構造のトランジスタでは動作電
圧として、例えば、３０Ｖの電圧をソース領域８５と高
濃度ドレイン領域８６ａの間にかけ、ゲート電極７４に
電圧を与えることでトランジスタ動作をさせることがで
きる。
ン領域８６ａのまわりの低濃度ドレイン領域８６ｂが、
抵抗として働いて電圧降下をひきおこす。また、濃度が
低いため、空乏層も高濃度領域にくらべて広げることが
できる。その結果、ブレークダウン電圧を上げることが
できる。したがって、本構造のトランジスタでは動作電
圧として、例えば、３０Ｖの電圧をソース領域８５と高
濃度ドレイン領域８６ａの間にかけ、ゲート電極７４に
電圧を与えることでトランジスタ動作をさせることがで
きる。
【００１１】しかし、本構造のトランジスタでは、低濃
度ドレイン領域８６ｂが抵抗として働くことにより、電
流が流れにくくなる。このため、５Ｖの通常電圧をソー
ス領域８５と高濃度ドレイン領域８６ａとの間にかけた
場合には、電流量が不足してしまい、所望のトランジス
タ動作をさせることができない。したがって、従来は通
常電圧用と高耐圧用とで同じトランジスタを使用するこ
とができなかった。このため、別々のドレイン構造を持
つトランジスタを作り分ける必要があった。
度ドレイン領域８６ｂが抵抗として働くことにより、電
流が流れにくくなる。このため、５Ｖの通常電圧をソー
ス領域８５と高濃度ドレイン領域８６ａとの間にかけた
場合には、電流量が不足してしまい、所望のトランジス
タ動作をさせることができない。したがって、従来は通
常電圧用と高耐圧用とで同じトランジスタを使用するこ
とができなかった。このため、別々のドレイン構造を持
つトランジスタを作り分ける必要があった。
【００１２】
【発明が解決しようとする課題】従来用いられている半
導体装置では、通常電圧で動作するＭＯＳトランジスタ
と、高電圧で動作する高耐圧ＭＯＳトランジスタで構造
が異なっていた。したがって、回路変更が必要になって
両者の特性を交換する必要性が生じても、簡単に交換す
ることができなかった。
導体装置では、通常電圧で動作するＭＯＳトランジスタ
と、高電圧で動作する高耐圧ＭＯＳトランジスタで構造
が異なっていた。したがって、回路変更が必要になって
両者の特性を交換する必要性が生じても、簡単に交換す
ることができなかった。
【００１３】このため、回路変更が必要になるごとにド
レイン領域形成工程から工程変更を行い、ドレイン領域
の断面構造を変更して対処する必要があった。その結
果、工程変更にともなうコストは大きく、時間の無駄も
大きかった。本発明の目的は、通常電圧で動作するＭＯ
Ｓトランジスタと高耐圧ＭＯＳトランジスタの回路変更
を、少ない工程数の変更で行える半導体素子構造を提供
し、工程変更にともなうコスト増と時間増を減らすこと
にある。
レイン領域形成工程から工程変更を行い、ドレイン領域
の断面構造を変更して対処する必要があった。その結
果、工程変更にともなうコストは大きく、時間の無駄も
大きかった。本発明の目的は、通常電圧で動作するＭＯ
Ｓトランジスタと高耐圧ＭＯＳトランジスタの回路変更
を、少ない工程数の変更で行える半導体素子構造を提供
し、工程変更にともなうコスト増と時間増を減らすこと
にある。
【００１４】
【問題を解決するための手段】本発明は、上記問題点を
解決した半導体装置及びその製造方法を提供するもので
ある。図１のＭＩＳトランジスタの図をもとに、その方
法を説明する。基板領域１または低濃度ドレイン領域５
でドレイン領域を複数個の領域７ａ、７ｂに分離する。
解決した半導体装置及びその製造方法を提供するもので
ある。図１のＭＩＳトランジスタの図をもとに、その方
法を説明する。基板領域１または低濃度ドレイン領域５
でドレイン領域を複数個の領域７ａ、７ｂに分離する。
【００１５】通常電圧動作のＭＯＳトランジスタとして
使用するときは、ゲート電極４の横のドレイン領域７ａ
を選択する。高耐圧ＭＯＳトランジスタとして使用する
ときは、ゲート電極４との間に基板領域１または低濃度
ドレイン領域５が存在するドレイン領域７ｂを選択す
る。以上の選択によって、１つのトランジスタを通常電
圧動作のＭＯＳトランジスタとしても、高耐圧ＭＯＳト
ランジスタとしても使用することができる。
使用するときは、ゲート電極４の横のドレイン領域７ａ
を選択する。高耐圧ＭＯＳトランジスタとして使用する
ときは、ゲート電極４との間に基板領域１または低濃度
ドレイン領域５が存在するドレイン領域７ｂを選択す
る。以上の選択によって、１つのトランジスタを通常電
圧動作のＭＯＳトランジスタとしても、高耐圧ＭＯＳト
ランジスタとしても使用することができる。
【００１６】回路変更が生じた場合には、使用するドレ
イン７ａまたは７ｂにコンタクトするコンタクトホール
１０ａまたは１０ｂを選択して形成し、配線電極１１を
形成することで対処できる。また、別の方法として次に
示す方法もある。すなわち、第一の配線電極層１１で全
てのドレイン７ａ，７ｂにコンタクトする。回路変更が
生じた場合には、使用するドレイン７ａまたは７ｂにコ
ンタクトしている第一の配線電極層１１の上にコンタク
トホールを選択して形成し、第二の配線電極を形成する
ことで対処できる。
イン７ａまたは７ｂにコンタクトするコンタクトホール
１０ａまたは１０ｂを選択して形成し、配線電極１１を
形成することで対処できる。また、別の方法として次に
示す方法もある。すなわち、第一の配線電極層１１で全
てのドレイン７ａ，７ｂにコンタクトする。回路変更が
生じた場合には、使用するドレイン７ａまたは７ｂにコ
ンタクトしている第一の配線電極層１１の上にコンタク
トホールを選択して形成し、第二の配線電極を形成する
ことで対処できる。
【００１７】
【作用】ドレイン領域としてゲート電極４の横のドレイ
ン領域７ａを選んだ場合には、従来から使用している通
常電圧のトランジスタと全く同じ構造となり、通常のＭ
ＯＳトランジスタと同じ性能のトランジスタとして使用
できる。ドレイン領域としてゲート電極４と離れたドレ
イン領域７ｂを選んだ場合には、ゲート電極４との間に
基板１または低濃度ドレイン領域５があり、ここで電圧
降下がおきるため、ブレークダウン電圧を上げることが
できる。したがって、ソースドレイン間に高電圧をかけ
て、高耐圧ＭＯＳトランジスタとして使用することがで
きる。
ン領域７ａを選んだ場合には、従来から使用している通
常電圧のトランジスタと全く同じ構造となり、通常のＭ
ＯＳトランジスタと同じ性能のトランジスタとして使用
できる。ドレイン領域としてゲート電極４と離れたドレ
イン領域７ｂを選んだ場合には、ゲート電極４との間に
基板１または低濃度ドレイン領域５があり、ここで電圧
降下がおきるため、ブレークダウン電圧を上げることが
できる。したがって、ソースドレイン間に高電圧をかけ
て、高耐圧ＭＯＳトランジスタとして使用することがで
きる。
【００１８】以上のように、ドレイン領域を複数個に分
けることで、１つのトランジスタが通常電圧のＭＯＳト
ランジスタとしても、高耐圧ＭＯＳトランジスタとして
も使用可能となる。これにより、回路変更が生じた場合
でもドレイン領域を選択するためにコンタクトホールを
作りかえるだけで、通常ＭＯＳトランジスタと高耐圧Ｍ
ＯＳトランジスタの切り換えが可能となる。
けることで、１つのトランジスタが通常電圧のＭＯＳト
ランジスタとしても、高耐圧ＭＯＳトランジスタとして
も使用可能となる。これにより、回路変更が生じた場合
でもドレイン領域を選択するためにコンタクトホールを
作りかえるだけで、通常ＭＯＳトランジスタと高耐圧Ｍ
ＯＳトランジスタの切り換えが可能となる。
【００１９】そのため、工程の変更数が少なくなり、回
路変更にともなう製造コストを小さくでき、かつ、工程
変更にともなう時間の増加も小さくできる。このことに
より、半導体装置の製造におけるコストを下げることが
できる。
路変更にともなう製造コストを小さくでき、かつ、工程
変更にともなう時間の増加も小さくできる。このことに
より、半導体装置の製造におけるコストを下げることが
できる。
【００２０】
【実施例】図２〜４は、本発明に係る半導体装置の第１
実施例を示す図であり、図２は平面図、図３、４はＸ−
Ｘ’での切断工程断面図である。図２〜４において、２
１はＰ型シリコン基板、２２は素子分離領域、２３はゲ
ート酸化膜、２４はポリシリコンゲート電極、２５は低
濃度Ｎ型ドレイン領域、２６はＮ型ソース領域、２７
ａ、２７ｂは高濃度Ｎ型ドレイン領域、２８は層間絶縁
用ＰＳＧ、２９、３０ａ、３０ｂはコンタクトホール、
３１は配線用Ａｌ−Ｓｉ合金、３２は高濃度Ｎ型ドレイ
ン領域を選択的に形成するためのレジストパターンであ
る。
実施例を示す図であり、図２は平面図、図３、４はＸ−
Ｘ’での切断工程断面図である。図２〜４において、２
１はＰ型シリコン基板、２２は素子分離領域、２３はゲ
ート酸化膜、２４はポリシリコンゲート電極、２５は低
濃度Ｎ型ドレイン領域、２６はＮ型ソース領域、２７
ａ、２７ｂは高濃度Ｎ型ドレイン領域、２８は層間絶縁
用ＰＳＧ、２９、３０ａ、３０ｂはコンタクトホール、
３１は配線用Ａｌ−Ｓｉ合金、３２は高濃度Ｎ型ドレイ
ン領域を選択的に形成するためのレジストパターンであ
る。
【００２１】次にその製造方法について説明する。ま
ず、図３（Ａ）に示すように、例えば、Ｐ型シリコン基
板２１上に既知のＬＯＣＯＳ(LOCal Oxidation of Sili
con)プロセスを用いて熱酸化法によりフィールド酸化膜
を例えば7000Å形成し、素子分離領域２２を形成する。
次いで、熱酸化法によってゲート酸化膜２３を例えば 5
00Å形成する。続いて、気相成長法（Chemical Vapor D
eposition 以降ＣＶＤ法と言う）でポリシリコン膜を例
えば4000Å形成し、抵抗を下げるためにポリシリコン膜
に既知の拡散法によって例えばリンをドープする。な
お、ここでリンドープトポリシリコン膜をＣＶＤ法によ
って成長してもかまわない。
ず、図３（Ａ）に示すように、例えば、Ｐ型シリコン基
板２１上に既知のＬＯＣＯＳ(LOCal Oxidation of Sili
con)プロセスを用いて熱酸化法によりフィールド酸化膜
を例えば7000Å形成し、素子分離領域２２を形成する。
次いで、熱酸化法によってゲート酸化膜２３を例えば 5
00Å形成する。続いて、気相成長法（Chemical Vapor D
eposition 以降ＣＶＤ法と言う）でポリシリコン膜を例
えば4000Å形成し、抵抗を下げるためにポリシリコン膜
に既知の拡散法によって例えばリンをドープする。な
お、ここでリンドープトポリシリコン膜をＣＶＤ法によ
って成長してもかまわない。
【００２２】次いで、既知のフォトリソグラフィプロセ
スにより、素子分離領域２２に囲まれた素子形成領域
に、所望のパターンにゲート電極２４を形成する。次
に、全面にイオン注入法によって、例えばリンを打ち込
み、ゲート電極２４をマスクとしてゲート領域以外の素
子形成領域に例えば濃度1017cm-3のＮ型シリコン層２５
を形成する。
スにより、素子分離領域２２に囲まれた素子形成領域
に、所望のパターンにゲート電極２４を形成する。次
に、全面にイオン注入法によって、例えばリンを打ち込
み、ゲート電極２４をマスクとしてゲート領域以外の素
子形成領域に例えば濃度1017cm-3のＮ型シリコン層２５
を形成する。
【００２３】次に、図３（Ｂ）に示すように、レジスト
層３２をマスクに用い、イオン注入法により例えばリン
を打ち込み、例えば濃度1020cm-3のＮ型シリコン層を形
成して、ソース領域２６及び高濃度のドレイン領域２７
ａ、２７ｂとする。この際、高濃度ドレイン領域２７ａ
はゲート電極４の横に形成し、高濃度ドレイン領域２７
ａと高濃度ドレイン領域２７ｂの間には低濃度ドレイン
領域２５が存在するようにする。
層３２をマスクに用い、イオン注入法により例えばリン
を打ち込み、例えば濃度1020cm-3のＮ型シリコン層を形
成して、ソース領域２６及び高濃度のドレイン領域２７
ａ、２７ｂとする。この際、高濃度ドレイン領域２７ａ
はゲート電極４の横に形成し、高濃度ドレイン領域２７
ａと高濃度ドレイン領域２７ｂの間には低濃度ドレイン
領域２５が存在するようにする。
【００２４】また、従来の高耐圧ＭＯＳトランジスタの
構造と同じく、高濃度ドレイン領域２７ｂのまわりは低
濃度ドレイン領域２５で囲むほうが、高電圧をかけたと
きに素子分離領域２２でのブレークダウンを起こしにく
いため望ましい。次いで、例えば８００℃の窒素雰囲気
中でアニールを行い、ソース領域２６、低濃度ドレイン
領域２５、高濃度ドレイン領域２７ａ、２７ｂのリンを
活性化する。
構造と同じく、高濃度ドレイン領域２７ｂのまわりは低
濃度ドレイン領域２５で囲むほうが、高電圧をかけたと
きに素子分離領域２２でのブレークダウンを起こしにく
いため望ましい。次いで、例えば８００℃の窒素雰囲気
中でアニールを行い、ソース領域２６、低濃度ドレイン
領域２５、高濃度ドレイン領域２７ａ、２７ｂのリンを
活性化する。
【００２５】次に、図４（Ａ）に示すように、ＣＶＤ法
によって例えばＰＳＧ膜２８を 10000Å成長し、次いで
既知のフォトリソグラフィプロセスにより、ソース領域
２６の上にコンタクトホール２９を開ける。同時に、通
常の５Ｖ電圧で動作するトランジスタ部には、ゲート電
極２４の横のドレイン領域２７ａにコンタクトホール３
０ａを開ける。
によって例えばＰＳＧ膜２８を 10000Å成長し、次いで
既知のフォトリソグラフィプロセスにより、ソース領域
２６の上にコンタクトホール２９を開ける。同時に、通
常の５Ｖ電圧で動作するトランジスタ部には、ゲート電
極２４の横のドレイン領域２７ａにコンタクトホール３
０ａを開ける。
【００２６】また、３０Ｖ電圧で動作する高耐圧トラン
ジスタ部には、ゲート電極２４から離れたドレイン領域
２７ｂにコンタクトホール３０ｂを開ける。次に、図４
（Ｂ）に示すように、例えばＰＶＤ法（Physical Vapor
Deposition 以降ＰＶＤ法と言う）によって例えばＡ
ｌ−Ｓｉ合金を8000Å形成し、次いで、既知のフォトリ
ソグラフィプロセスにより所望のパターンの配線電極３
１を形成する。
ジスタ部には、ゲート電極２４から離れたドレイン領域
２７ｂにコンタクトホール３０ｂを開ける。次に、図４
（Ｂ）に示すように、例えばＰＶＤ法（Physical Vapor
Deposition 以降ＰＶＤ法と言う）によって例えばＡ
ｌ−Ｓｉ合金を8000Å形成し、次いで、既知のフォトリ
ソグラフィプロセスにより所望のパターンの配線電極３
１を形成する。
【００２７】上記実施例によれば、回路変更にともな
い、ＭＯＳトランジスタ構造を変更する場合でも、ＰＳ
Ｇ膜２８に開けるコンタクトホール２７ａ、２７ｂの位
置を変えるだけで可能である。したがって、配線電極層
３１を含めて他のプロセスは変更する必要がないため、
プロセス変更が少なくてすみ、これにともなうコストや
時間の節約ができる。その結果、半導体装置の製造にお
けるコストダウンと時間の節約ができる。
い、ＭＯＳトランジスタ構造を変更する場合でも、ＰＳ
Ｇ膜２８に開けるコンタクトホール２７ａ、２７ｂの位
置を変えるだけで可能である。したがって、配線電極層
３１を含めて他のプロセスは変更する必要がないため、
プロセス変更が少なくてすみ、これにともなうコストや
時間の節約ができる。その結果、半導体装置の製造にお
けるコストダウンと時間の節約ができる。
【００２８】図５は本発明に係る半導体装置の第２実施
例を示す工程断面図である。図５において、図２〜４と
同一符号は、同一または相当部分を示す。また、３３は
層間絶縁用の第二のＰＳＧ膜、３４は配線用の第一のＡ
ｌ−Ｓｉ合金上のコンタクトホール、３５は配線用の第
二のＡｌ−Ｓｉ合金である。次にその製造方法について
説明する。
例を示す工程断面図である。図５において、図２〜４と
同一符号は、同一または相当部分を示す。また、３３は
層間絶縁用の第二のＰＳＧ膜、３４は配線用の第一のＡ
ｌ−Ｓｉ合金上のコンタクトホール、３５は配線用の第
二のＡｌ−Ｓｉ合金である。次にその製造方法について
説明する。
【００２９】なお、ここで、ＬＯＣＯＳプロセスによる
酸化膜形成からＭＯＳトランジスタ形成後の第一のＰＳ
Ｇ膜成長までは、図２〜４で説明した場合と同様である
ので省略する。図５（Ａ）に示すように、ソース領域２
６と高濃度ドレイン領域２７ａ、２７ｂの上の第一のＰ
ＳＧ膜に、既知のフォトリソグラフィプロセスを用いて
コンタクトホール２９、３０ａ、３０ｂを開ける。本実
施例では、前実施例と異なり、すべてのドレイン領域の
上にコンタクトホールを開ける。
酸化膜形成からＭＯＳトランジスタ形成後の第一のＰＳ
Ｇ膜成長までは、図２〜４で説明した場合と同様である
ので省略する。図５（Ａ）に示すように、ソース領域２
６と高濃度ドレイン領域２７ａ、２７ｂの上の第一のＰ
ＳＧ膜に、既知のフォトリソグラフィプロセスを用いて
コンタクトホール２９、３０ａ、３０ｂを開ける。本実
施例では、前実施例と異なり、すべてのドレイン領域の
上にコンタクトホールを開ける。
【００３０】次いで、例えばＰＶＤ法により例えばＡｌ
−Ｓｉ合金6000Åを形成し、次いで、既知のフォトリソ
グラフィプロセスを用いて所望の形状の第一の配線電極
３１を形成する。次に、図５（Ｂ）に示すように、ＣＶ
Ｄ法により例えば第二のＰＳＧ膜 10000Åを成長する。
−Ｓｉ合金6000Åを形成し、次いで、既知のフォトリソ
グラフィプロセスを用いて所望の形状の第一の配線電極
３１を形成する。次に、図５（Ｂ）に示すように、ＣＶ
Ｄ法により例えば第二のＰＳＧ膜 10000Åを成長する。
【００３１】次いで、既知のフォトリソグラフィプロセ
スを用いて、ソース領域２６にコンタクトしているＡｌ
−Ｓｉ配線層３１の上にコンタクトホール３４を開け
る。同時に、通常の５Ｖ電圧で動作するトランジスタ部
には、ゲート電極２４の横のドレイン領域２７ａにコン
タクトしているＡｌ−Ｓｉ配線層３１ａの上にコンタク
トホール３５ａを開ける。
スを用いて、ソース領域２６にコンタクトしているＡｌ
−Ｓｉ配線層３１の上にコンタクトホール３４を開け
る。同時に、通常の５Ｖ電圧で動作するトランジスタ部
には、ゲート電極２４の横のドレイン領域２７ａにコン
タクトしているＡｌ−Ｓｉ配線層３１ａの上にコンタク
トホール３５ａを開ける。
【００３２】また、３０Ｖ電圧で動作する高耐圧トラン
ジスタ部には、ゲート電極２４から離れたドレイン領域
２７ｂにコンタクトしているＡｌ−Ｓｉ配線層３１ｂの
上にコンタクトホール３５ｂを開ける。次いで、例えば
ＰＶＤ法により例えば第二のＡｌ−Ｓｉ合金8000Åを形
成し、次いで、既知のフォトリソグラフィプロセスによ
り、所望の形状の配線電極３６を形成する。
ジスタ部には、ゲート電極２４から離れたドレイン領域
２７ｂにコンタクトしているＡｌ−Ｓｉ配線層３１ｂの
上にコンタクトホール３５ｂを開ける。次いで、例えば
ＰＶＤ法により例えば第二のＡｌ−Ｓｉ合金8000Åを形
成し、次いで、既知のフォトリソグラフィプロセスによ
り、所望の形状の配線電極３６を形成する。
【００３３】上記第２実施例によれば、回路変更にとも
ないＭＯＳトランジスタ構造を変更する場合でも、第二
のＰＳＧ膜３３に開けるコンタクトホール３５ａ、３５
ｂの位置を変えるだけで可能である。したがって、第二
の配線電極層３６を含めて他のプロセスは変更する必要
がないためプロセス変更は小さくてすみ、これにともな
うコストや時間の節約ができる。この結果、半導体装置
の製造におけるコストダウンと時間の節約ができる。
ないＭＯＳトランジスタ構造を変更する場合でも、第二
のＰＳＧ膜３３に開けるコンタクトホール３５ａ、３５
ｂの位置を変えるだけで可能である。したがって、第二
の配線電極層３６を含めて他のプロセスは変更する必要
がないためプロセス変更は小さくてすみ、これにともな
うコストや時間の節約ができる。この結果、半導体装置
の製造におけるコストダウンと時間の節約ができる。
【００３４】本実施例は、第１実施例にくらべて、特に
配線電極層が２層以上の半導体装置で有効である。な
お、第２実施例ではＡｌ−Ｓｉ配線電極層は２層であっ
たが、３層以上の多層でも同様な結果が得られるのは言
うまでもない。ただし、いずれの場合にも、最終配線層
でコンタクトをとるコンタクトホールでドレイン領域を
選べるようにすると、変更後の工程数が少なくなり、工
程変更から製品完成までの時間を短くできるため、時間
の節約も大きくできて有利である。
配線電極層が２層以上の半導体装置で有効である。な
お、第２実施例ではＡｌ−Ｓｉ配線電極層は２層であっ
たが、３層以上の多層でも同様な結果が得られるのは言
うまでもない。ただし、いずれの場合にも、最終配線層
でコンタクトをとるコンタクトホールでドレイン領域を
選べるようにすると、変更後の工程数が少なくなり、工
程変更から製品完成までの時間を短くできるため、時間
の節約も大きくできて有利である。
【００３５】図６は本発明に係る半導体装置の第３実施
例である。図６において、図２〜５と同一符号は、同一
または相当部分を示す。また、２７ｃは高濃度Ｎ型ドレ
イン領域、３０ｃはコンタクトホールである。製造方法
は、前記第１実施例または第２実施例と同様なので省略
する。本実施例は、前記第１実施例または第２実施例に
おいて、高濃度ドレイン領域の数を増やしたものであ
る。
例である。図６において、図２〜５と同一符号は、同一
または相当部分を示す。また、２７ｃは高濃度Ｎ型ドレ
イン領域、３０ｃはコンタクトホールである。製造方法
は、前記第１実施例または第２実施例と同様なので省略
する。本実施例は、前記第１実施例または第２実施例に
おいて、高濃度ドレイン領域の数を増やしたものであ
る。
【００３６】ゲート電極２４と高濃度ドレイン領域２７
ｂ、２７ｃとの距離を変えれば、低濃度ドレイン領域２
５による抵抗が変わるため、異なる電圧で動作する異な
る特性の高耐圧トランジスタを得ることができる。した
がって、ドレイン領域の数を増やして、ゲート電極と距
離の異なる高濃度ドレイン領域２７ｂ、２７ｃを形成す
れば、１つのトランジスタで異なる特性の高耐圧トラン
ジスタを選択できる。２種類以上の高耐圧トランジスタ
が必要な場合には有効である。
ｂ、２７ｃとの距離を変えれば、低濃度ドレイン領域２
５による抵抗が変わるため、異なる電圧で動作する異な
る特性の高耐圧トランジスタを得ることができる。した
がって、ドレイン領域の数を増やして、ゲート電極と距
離の異なる高濃度ドレイン領域２７ｂ、２７ｃを形成す
れば、１つのトランジスタで異なる特性の高耐圧トラン
ジスタを選択できる。２種類以上の高耐圧トランジスタ
が必要な場合には有効である。
【００３７】ゲート電極２４と高濃度ドレイン領域２７
ｂ、２７ｃとの間の距離を大きくすれば、より高い電圧
で動作させることができる。しかし、高電圧を用いると
素子分離領域２２でのブレークダウンも起こしやすくな
る。したがって、図６に示しているように、ゲート電極
２４と距離のある高濃度ドレイン領域２７ｃは、素子分
離領域２２との距離も大きくする必要がある。
ｂ、２７ｃとの間の距離を大きくすれば、より高い電圧
で動作させることができる。しかし、高電圧を用いると
素子分離領域２２でのブレークダウンも起こしやすくな
る。したがって、図６に示しているように、ゲート電極
２４と距離のある高濃度ドレイン領域２７ｃは、素子分
離領域２２との距離も大きくする必要がある。
【００３８】第１〜３の実施例では、ゲート領域に高濃
度ドレイン領域２７ａが接しているシングルドレイン構
造について説明したが、ゲート領域に低濃度領域が接す
るＬＤＤ（Lightly Doped Drain)構造や、ＤＤＤ（Doub
le Doped Drain) 構造などの、トランジスタ構造をとっ
ても同様な結果が得られるのは言うまでもない。上記第
１〜３の実施例では、配線電極層としてＡｌ−Ｓｉ層を
用いたが、純Ａｌやその他のＡｌ合金も使用できるし、
それ以外に、従来から用いられている、ポリシリコンや
高融点金属のタングステンやモリブデン、そのシリサイ
ド、あるいは、シリサイドとシリコンの多層構造などの
導電膜も使用できることは言うまでもない。
度ドレイン領域２７ａが接しているシングルドレイン構
造について説明したが、ゲート領域に低濃度領域が接す
るＬＤＤ（Lightly Doped Drain)構造や、ＤＤＤ（Doub
le Doped Drain) 構造などの、トランジスタ構造をとっ
ても同様な結果が得られるのは言うまでもない。上記第
１〜３の実施例では、配線電極層としてＡｌ−Ｓｉ層を
用いたが、純Ａｌやその他のＡｌ合金も使用できるし、
それ以外に、従来から用いられている、ポリシリコンや
高融点金属のタングステンやモリブデン、そのシリサイ
ド、あるいは、シリサイドとシリコンの多層構造などの
導電膜も使用できることは言うまでもない。
【００３９】また、第１〜３の実施例では、高耐圧で使
用するドレイン２７ｂ、２７ｃとゲート電極２４との間
に低濃度ドレイン領域２５を設けたが、高耐圧ＭＯＳト
ランジスタの特性によっては、低濃度ドレイン領域２５
を設けず、半導体基板２１そのものを使用することも可
能である。なお、第１〜３の実施例はＮチャネルＭＯＳ
トランジスタについて説明したが、Ｎ型半導体基板上に
Ｐ型のソース及びドレイン領域を用いることで、Ｐチャ
ネルＭＯＳトランジスタにおいても同様な結果が得られ
るのは言うまでも無い。
用するドレイン２７ｂ、２７ｃとゲート電極２４との間
に低濃度ドレイン領域２５を設けたが、高耐圧ＭＯＳト
ランジスタの特性によっては、低濃度ドレイン領域２５
を設けず、半導体基板２１そのものを使用することも可
能である。なお、第１〜３の実施例はＮチャネルＭＯＳ
トランジスタについて説明したが、Ｎ型半導体基板上に
Ｐ型のソース及びドレイン領域を用いることで、Ｐチャ
ネルＭＯＳトランジスタにおいても同様な結果が得られ
るのは言うまでも無い。
【００４０】もちろん、ＣＭＯＳ構造を用いることも可
能で有り、半導体基板１としてＮｗｅｌｌまたはＰｗｅ
ｌｌを用いても構わない。さらに、第１〜３の実施例で
は、ＬＯＣＯＳ分離された半導体装置について述べた
が、メサ構造の半導体装置やトレンチ分離構造の半導体
装置、ＳＯＩ（Silicon On Insulater) 構造の半導体装
置で、ＬＯＣＯＳ分離されていない半導体装置でも使用
可能である。
能で有り、半導体基板１としてＮｗｅｌｌまたはＰｗｅ
ｌｌを用いても構わない。さらに、第１〜３の実施例で
は、ＬＯＣＯＳ分離された半導体装置について述べた
が、メサ構造の半導体装置やトレンチ分離構造の半導体
装置、ＳＯＩ（Silicon On Insulater) 構造の半導体装
置で、ＬＯＣＯＳ分離されていない半導体装置でも使用
可能である。
【００４１】
【発明の効果】本発明では、基板領域または低濃度ドレ
イン領域で、ドレイン領域を複数個に分けている。通常
電圧動作のＭＯＳトランジスタとしては、ゲート電極の
横のドレイン領域を選択する。
イン領域で、ドレイン領域を複数個に分けている。通常
電圧動作のＭＯＳトランジスタとしては、ゲート電極の
横のドレイン領域を選択する。
【００４２】高耐圧ＭＯＳトランジスタとして使用する
ときは、ゲート電極との間に、基板または低濃度ドレイ
ン領域が存在するドレイン領域を選択する。以上の選択
により、１つのトランジスタを通常電圧のＭＯＳトラン
ジスタとしても、高耐圧ＭＯＳトランジスタとしても使
用することができる。回路変更が生じた場合には、ドレ
イン領域を選択するためにコンタクトホールを作りかえ
るだけで、通常ＭＯＳトランジスタと高耐圧ＭＯＳトラ
ンジスタの切り換えが可能となる。
ときは、ゲート電極との間に、基板または低濃度ドレイ
ン領域が存在するドレイン領域を選択する。以上の選択
により、１つのトランジスタを通常電圧のＭＯＳトラン
ジスタとしても、高耐圧ＭＯＳトランジスタとしても使
用することができる。回路変更が生じた場合には、ドレ
イン領域を選択するためにコンタクトホールを作りかえ
るだけで、通常ＭＯＳトランジスタと高耐圧ＭＯＳトラ
ンジスタの切り換えが可能となる。
【００４３】その結果、工程の変更数を少なくすること
ができ、かつ、工程変更にともなう時間の増加も小さく
できる。以上、本発明によれば、半導体装置の製造にお
けるコストダウンに寄与するところが大きい。
ができ、かつ、工程変更にともなう時間の増加も小さく
できる。以上、本発明によれば、半導体装置の製造にお
けるコストダウンに寄与するところが大きい。
【図１】本発明の効果を示すＭＩＳトランジスタの図
で、（Ａ）は平面図、（Ｂ）、（Ｃ）はＸ−Ｘ’面での
断面図である。（Ｂ）は通常ＭＯＳトランジスタとして
使用する場合を、（Ｃ）は高耐圧ＭＯＳトランジスタと
して使用する場合を示している。
で、（Ａ）は平面図、（Ｂ）、（Ｃ）はＸ−Ｘ’面での
断面図である。（Ｂ）は通常ＭＯＳトランジスタとして
使用する場合を、（Ｃ）は高耐圧ＭＯＳトランジスタと
して使用する場合を示している。
【図２】本発明の第１実施例を示すＭＩＳトランジスタ
の平面図である。
の平面図である。
【図３】本発明の第１実施例の製造方法を説明する工程
断面図であり、工程（Ａ）、（Ｂ）を示す。
断面図であり、工程（Ａ）、（Ｂ）を示す。
【図４】本発明の第１実施例の製造方法を説明する工程
断面図であり、工程（Ａ）、（Ｂ）を示す。
断面図であり、工程（Ａ）、（Ｂ）を示す。
【図５】本発明の第２実施例の製造方法を説明する工程
断面図であり、工程（Ａ）、（Ｂ）を示す。
断面図であり、工程（Ａ）、（Ｂ）を示す。
【図６】本発明の第３実施例を示すＭＩＳトランジスタ
の平面図である。
の平面図である。
【図７】従来用いられている、通常電圧で動作するＭＯ
Ｓトランジスタの構造を説明する図で、（Ａ）は平面
図、（Ｂ）はＸ−Ｘ’面での切断断面図である。
Ｓトランジスタの構造を説明する図で、（Ａ）は平面
図、（Ｂ）はＸ−Ｘ’面での切断断面図である。
【図８】従来用いられている、高電圧で動作する高耐圧
ＭＯＳトランジスタの構造を説明する図で、（Ａ）は平
面図、（Ｂ）はＸ−Ｘ’面での切断断面図である。
ＭＯＳトランジスタの構造を説明する図で、（Ａ）は平
面図、（Ｂ）はＸ−Ｘ’面での切断断面図である。
１ 一導電型半導体基板 ２ 素子分離領域 ３ ゲート絶縁膜 ４ ゲート電極 ５ 低濃度ドレイン領域 ６ ソース領域 ７ａ、７ｂ 高濃度ドレイン領域 ８ 層間絶縁膜 ９ ソース領域上のコンタクトホ
ール １０ａ、１０ｂ ドレイン領域上のコンタクト
ホール １１ 配線電極層 ２１、７１、８１ Ｐ型半導体基板 ２２、７２、８２ ＬＯＣＯＳ酸化膜 ２３、７３、８３ ゲート酸化膜 ２４、７４、８４ ゲートポリシリコン ２５、８６ｂ 低濃度Ｎ型ドレイン領域 ２６、７５、８５ Ｎ型ソース領域 ２７ａ、２７ｂ、２７ｃ、６６、７６ａ 高濃度Ｎ型
ドレイン領域 ２８、７７、８７ ＰＳＧ膜 ２９、 Ｎ型ソース領域上のコンタク
トホール ３０ａ、３０ｂ、３０ｃ Ｎ型ドレイン領域上のコンタ
クトホール ３１、３１ａ、３１ｂ、６９、７９ Ａｌ−Ｓｉ合金
配線層 ３２ レジスト膜 ３３ 二層めのＰＳＧ膜 ３４、３５ａ、３５ｂ Ａｌ─Ｓｉ合金配線上のコン
タクトホール ３６ 二層めのＡｌ−Ｓｉ合金配線
層 ７８、８８ Ｎ型ソース及びドレイン領域
上のコンタクトホール
ール １０ａ、１０ｂ ドレイン領域上のコンタクト
ホール １１ 配線電極層 ２１、７１、８１ Ｐ型半導体基板 ２２、７２、８２ ＬＯＣＯＳ酸化膜 ２３、７３、８３ ゲート酸化膜 ２４、７４、８４ ゲートポリシリコン ２５、８６ｂ 低濃度Ｎ型ドレイン領域 ２６、７５、８５ Ｎ型ソース領域 ２７ａ、２７ｂ、２７ｃ、６６、７６ａ 高濃度Ｎ型
ドレイン領域 ２８、７７、８７ ＰＳＧ膜 ２９、 Ｎ型ソース領域上のコンタク
トホール ３０ａ、３０ｂ、３０ｃ Ｎ型ドレイン領域上のコンタ
クトホール ３１、３１ａ、３１ｂ、６９、７９ Ａｌ−Ｓｉ合金
配線層 ３２ レジスト膜 ３３ 二層めのＰＳＧ膜 ３４、３５ａ、３５ｂ Ａｌ─Ｓｉ合金配線上のコン
タクトホール ３６ 二層めのＡｌ−Ｓｉ合金配線
層 ７８、８８ Ｎ型ソース及びドレイン領域
上のコンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｃ
Claims (6)
- 【請求項１】 一導電型半導体基板(1) 上にゲート絶縁
膜(3) を介して形成されたゲート電極(4) と、 該ゲート電極(4) をはさんで前記半導体基板(1) 内に形
成された反対導電型のソース領域(6) およびドレイン領
域(7) とを有し、 該ドレイン領域(7) が、前記ゲート電極(4) のゲート長
方向に互いに離れて設けられた複数の反対導電型不純物
領域(7a,7b) からなり、 前記複数の反対導電型不純物領域(7a,7b) を選択するこ
とによって、異なる耐圧のトランジスタを形成するよう
に構成されていることを特徴とする半導体装置。 - 【請求項２】 前記ドレイン領域(7) は、複数の反対導
電型不純物領域(7a,7b) と、 該反対導電型不純物領域(7a,7b) を互いに接続する、前
記反対導電型不純物領域(7a,7b) よりも相対的に低濃度
の反対導電型不純物領域(5) で構成されていることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 一導電型半導体基板(1) 上の素子分離領
域(2) に囲まれた素子形成領域と、 該素子形成領域上にゲート絶縁膜(3) を介して形成され
たゲート電極(4) と、 該ゲート電極(4) をはさんで前記素子形成領域内に形成
された反対導電型のソース領域(6) およびドレイン領域
(7) とを有し、 該ドレイン領域(7) が、前記ゲート電極(4) のゲート長
方向に互いに離れて設けられた複数の反対導電型不純物
領域(7a,7b) からなり、 該複数の反対導電型不純物領域(7a,7b) のゲート電極
(4) のゲート長方向に最も近い領域(7a)と異なる領域(7
b)と、前記素子分離領域(2) との間隔は、前記複数の反
対導電型不純物領域(7a,7b) のゲート電極(4) のゲート
長方向に最も近い領域(7a)と異なる領域(7b)と、前記ゲ
ート電極(4) との間にある前記半導体基板(1) 上の同導
電型の領域の前記ゲート電極(4) のゲート長方向の長さ
の総計よりも大きく、 前記複数の反対導電型不純物領域(7a,7b) を選択するこ
とによって、異なる耐圧のトランジスタを形成するよう
に構成されていることを特徴とする半導体装置。 - 【請求項４】 前記ドレイン領域(7) の前記複数の反対
導電型不純物領域(7a,7b) の、ゲート電極(4) のゲート
長方向に最も近い領域(7a)と異なる領域(7b)は、前記反
対導電型不純物領域(7a,7b) よりも相対的に低濃度の反
対導電型不純物領域(5) に囲まれていることを特徴とす
る請求項３記載の半導体装置。 - 【請求項５】 一導電型半導体基板(1) 上のゲート電極
(4) 領域を除く素子形成領域に、反対導電型の不純物を
選択的に導入して、ソース領域(6) とゲート長方向に分
離した複数個の反対導電型不純物領域(7a,7b) を形成す
る工程と、 前記複数の反対導電型不純物領域(7a,7b) の中のひとつ
の領域を選択して配線接続し、ＭＩＳトランジスタのド
レインとする工程とを具備することにより、互いに異な
ったトランジスタ特性の動作をさせることを特徴とする
半導体装置の製造方法。 - 【請求項６】 前記ゲート電極(4) 領域を除く前記半導
体基板(1) 上の素子形成領域に、前記反対導電型不純物
領域(7a,7b) よりも相対的に低濃度の反対導電型不純物
を導入する工程とを含むことを特徴とする請求項５記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221291A JPH0778980A (ja) | 1993-09-06 | 1993-09-06 | 半導体装置及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221291A JPH0778980A (ja) | 1993-09-06 | 1993-09-06 | 半導体装置及び製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778980A true JPH0778980A (ja) | 1995-03-20 |
Family
ID=16764490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5221291A Withdrawn JPH0778980A (ja) | 1993-09-06 | 1993-09-06 | 半導体装置及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778980A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142041A (ja) * | 2005-11-16 | 2007-06-07 | Toshiba Corp | 半導体装置 |
-
1993
- 1993-09-06 JP JP5221291A patent/JPH0778980A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142041A (ja) * | 2005-11-16 | 2007-06-07 | Toshiba Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001107 |