KR19990087850A - 반도체장치및그제조방법 - Google Patents

Abstract

반도체 디바이스의 제조에 있어서, 칩의 내부 또는 주변부에서의 스퍼터막 커버리지 불량으로 인해 막이 벗겨지는 것을 방지하는 것을 목적으로 한다. 반도체 기판(10)의 표면에서 칩 영역(2)을 구획하는 홈부(1)를 이 홈부 측벽의 윤곽이 볼록부 또는 오목부를 갖도록 형성하고, 그후, 칩 영역(2)의 표면에서 홈부(1)의 내면으로 연속하여 스퍼터막(5)을 형성하며, 홈부(1)의 외측을 따라 반도체 기판을 다이싱한다.

Description

반도체 장치 및 그 제조방법{Semiconductor Device and Manufacturing Method Thereof}

본 발명은, 반도체 웨이퍼의 칩 영역에 형성되는 홈부의 형상을 개선한 반도체 장치, 또는 칩 영역의 외주(外周)를 구획하는 홈부의 형상을 개선한 반도체 장치 및 그 제조방법에 관한 것이다.

도 5는, 종래의 반도체 제조방법의 과정에서의 반도체 웨이퍼의 주요부를 나타내는 단면도이고, 도 5a는 웨이퍼 중앙부에 형성된 홈부의 단면도, 도 5b는 웨이퍼 주변부에 형성된 홈부의 단면도, 도 5c는 웨이퍼 주변부에서의 스퍼터막을 벗기는 상황을 모식적으로 나타내는 단면도이다.

도 5에 있어서, 1은 반도체 웨이퍼(10)에 있어서 형성된 홈부, 4는 스퍼터막의 형성시에 스퍼터되는 스퍼터 입자, 5는 칩 영역(2)의 표면에서 홈부(1)의 내면에 걸쳐서 연속하여 형성된 스퍼터막, 6은 층간절연막을 나타낸다.

웨이퍼(10) 중앙부에서의 홈부(1)의 패턴에는, 도 5a에 나타낸 바와 같이 균일하게 스퍼터막(5)이 형성되지만, 웨이퍼(10)의 주변부에서는 도 5b에 나타낸 바와 같이 비스듬하게 입사하는 스퍼터 입자(5)가 많아지고, 측벽(1a, 1b)의 스퍼터막 두께에 치우침이 생긴다. 그 결과, 스퍼터막(5)이 얇은 부분이 스트레스 등에 대해 약해져서, 도 5c에 나타낸 바와 같이 막이 벗겨지기 쉬워진다. 즉, 스퍼터막(5)의 커버리지 불량, 또는 피복성의 불량으로 인해 막이 벗겨지기가 쉬워진다.

도 6은, 반도체 웨이퍼상의 칩 영역과 그 칩 영역의 외주에 형성된 홈부를 설명하기 위한 도면이고, 도 6a는 반도체 웨이퍼의 일부 평면도, 도 6b는 그 홈부의 단면도이다.

도 6에 있어서, 칩 영역(2)은 그 외주를 홈부(1)에 의해서 구획되어 있다. 3은 다이싱 라인이다. 반도체 웨이퍼(10)의 표면은 종횡의 다이싱 라인에 의해서 구분되어 각 구분이 칩 영역(2)이 되고, 칩 영역(2)과 다이싱 라인(3)의 경계에 홈부(5)가 형성되어 있다.

도 6b는 이 홈부의 단면형상을 나타내고 있다. 이 예에서는 반도체 웨이퍼(10)의 위에 홈부(1)를 형성하여 스퍼터막(5)이 실시된 층간절연막(6)이 3층으로 형성되어 있는 예를 나타내고 있다. 또한, 7은 제 1 금속층, 8은 제 2 금속층, 9는 필드절연막을 나타낸다.

반도체 웨이퍼(10)는 칩 영역(2)에 반도체 회로를 형성한 후, 다이싱 라인(3)을 따라 다이싱되어 분할된다. 칩 영역(2)을 둘러싸는 홈부(1)의 패턴은, 다이싱될 때 크랙이 칩 영역(2) 내부에 미치는 것을 막기 위하여 설치하는 것이다. 따라서, 도 6b에 나타낸 바와 같이 각 층간절연막(6) 마다 형성된다.

이와 같이 종래의 반도체 웨이퍼에서는, 칩 영역(2)을 둘러싸는 홈부(1)는 직선형으로 형성되고, 그 대향하는 측벽도 평면도에서 보면 직선형이었다. 이러한 직선형의 홈부 패턴에서는, 도 5에서 설명한 바와 같은 스퍼터막(5)이 벗겨지는 일이 매우 쉽게 일어날 것으로 생각된다.

본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 이루어진 것으로, 스퍼터막의 커버리지 불량으로 인해 막이 벗겨지는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는 것이다.

도 1은 본 발명의 실시예 1에 의한, 칩 영역의 내부 또는 외주의 홈부 패턴의 형상예를 나타내는 도면.

도 2는 본 발명의 실시예 1에 의한, 칩 영역 외주의 내부 또는 외주의 홈부 패턴의 또 다른 형상예를 나타내는 도면.

도 3은 본 발명의 실시예 2에 의한, 홈부 패턴의 형상을 나타내는 평면도.

도 4는 본 발명의 실시예 3에 의한, 홈부 패턴의 형상을 나타내는 평면도.

도 5는 반도체 웨이퍼의 홈부 패턴에 스퍼터막을 형성하였을 때의 단면도.

도 6은 반도체 웨이퍼의 칩 영역을 다이싱 라인을 따르는 홈부 패턴을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명 *

1 : 홈부1a,1b : 측벽

2 : 칩 영역3 : 다이싱 라인

4 : 스퍼터 입자5 : 스퍼터막

6 : 층간절연막7 : 제 1 금속

8 : 제 2 금속9 : 필드산화막

10 : 웨이퍼

본 발명의 반도체 장치는, 반도체 웨이퍼의 주표면에 형성된 칩 영역과, 상기 칩 영역에 형성된 홈부와, 상기 칩 영역의 표면으로부터 상기 홈부의 내면으로 연속하여 형성된 스퍼터막을 구비한 것에 있어서, 상기 홈부 측벽의 윤곽이 오목부 또는 볼록부를 갖도록 형성된 것을 특징으로 하는 것이다.

또한, 본 발명의 반도체 장치는, 반도체 웨이퍼의 주표면에 형성된 칩 영역과, 상기 칩 영역의 외주를 구획하는 홈부와, 상기 칩 영역의 표면으로부터 상기 홈부의 내면으로 연속하여 형성된 스퍼터막을 구비한 것에 있어서, 상기 홈부 측벽의 윤곽이 오목부 또는 볼록부를 갖도록 형성된 것을 특징으로 하는 것이다.

또한, 본 발명의 반도체 장치는, 상기 홈부의 한쪽 측벽의 오목부 또는 볼록부가, 대향하는 다른 쪽 측벽의 오목부 또는 볼록부와 교대로 위치하도록 형성된 것을 특징으로 하는 것이다.

또한, 본 발명의 반도체 장치는, 상기 홈부의 한쪽 측벽의 볼록부가, 대향하는 다른쪽 측벽의 오목부에 들어가도록 형성된 것을 특징으로 하는 것이다.

또한, 본 발명의 반도체 장치는, 상기 오목부 또는 볼록부의 평면 형상이 사작형, 삼각형 또는 원형의 부분 형상인 것을 특징으로 하는 것이다.

또한, 본 발명의 반도체 장치의 제조방법은, 반도체 기판의 표면에 있어서 칩 영역을 구획하는 홈부를 이 홈부 측벽의 윤곽이 볼록부 또는 오목부를 갖도록 형성하는 공정과, 상기 칩 영역의 표면으로부터 상기 홈부의 내부로 연속하여 스퍼터막을 형성하는 공정과, 상기 홈부를 따라 상기 반도체 기판을 다이싱하는 공정을 포함하는 것을 특징으로 하는 것이다.

[실시예]

이하, 도면을 참조하여 본 발명의 실시예에 관해서 설명한다. 또, 각 도면에 있어서 동일 또는 상당하는 부분에는 동일한 부호를 붙여서 그 설명을 간략화 또는 생략한다.

(실시예 1)

도 1은 본 발명의 실시예 1에 의한, 칩 영역의 내부 또는 외주에 형성된 홈부의 패턴형상을 나타내는 도면이고, 도 1a는 홈부 패턴의 평면도, 도 1b∼도 1d는 스퍼터막의 커버리지 상태를 나타내는 홈부(5) 각부의 단면도이며, 도 1b, 도 1c, 도 1d는 각각 도 1a의 M-M′선, N-N′선, 0-0′선에 따른 단면도이다.

이 도 1에 나타낸 바와 같이, 본 실시예에 있어서는, 홈부(1)는 대향하는 측벽(1a, 1b)의 윤곽이 오목부 또는 볼록부를 갖도록 형성되어 있는 것이 특징이다. 이것은 홈부(1)를 상면에서 보았을 때에, 측벽의 평면 형상에 오목부 또는 볼록부가 형성되어 있다고 해도 된다.

또한, 본 실시예에서는, 홈부(1)가 대향하는 측벽(1a, 1b)의 오목부끼리, 또는 볼록부끼리가 대향하고 있다. 또는, 홈부(1)의 중심선에 대하여 대칭관계에 있다고 하더라도 된다.

이러한 홈부(1)는, 필요에 따라 칩 영역의 일부에 형성되어 있거나, 칩 영역의 넓은 범위에 걸쳐 소요되는 위치에 형성되어 있어도 된다. 대표적인 적용예는, 도 6에 나타낸 바와 같이, 이러한 홈부(1)가 반도체 웨이퍼(10)에 있어서, 칩 영역을 구획하는 외주에 사각형의 환형으로 형성되어 있는 경우이다.

이러한 홈부 패턴의 효과에 대해서 도 1을 사용하여 설명한다. 예로서 도 1a의 홈부 패턴이 웨이퍼 주변에 있고, 도 1b에 나타내는 것 같은 방향의 스퍼터 입자(4)의 입사가 많아지는 경우를 생각한다. 이 경우, 웨이퍼 중심은 지면 왼쪽 방향에 있는 것으로 한다.

이때, 도 1a에서의 M-M′단면인 도 1b나, N-N′단면인 도 1c에서 알 수 있는 바와 같이, 도 1a에서의 홈부 측벽(1a)의 변 DE, BC의 벽면에는 스퍼터의 음영부로 되기 때문에, 스퍼터막(5)이 형성되기 어렵고 커버리지가 나빠진다.

한편, 도 1a에서의 O­O′단면인 도 1d에 나타낸 바와 같이, 홈부 측벽(1a)의 변 AB, CD, EF에는 스퍼터 입자(4)가 충분히 입사하기 때문에, 변 AB, CD, EF는 정상적으로 스퍼터막(5)이 형성된다. 따라서, 커버리지가 나쁜 변 BC를 커버리지가 좋은 변 AB, CD에서 보강하고, 또한, 커버리지가 나쁜 변 DE를 커버리지가 좋은 변 CD, EF로 보강함으로써, 스퍼터막(5)이 벗겨지기 어렵게 할 수 있다.

또한, 지면 오른쪽 방향에 웨이퍼 중심이 있는 경우도 마찬가지로, 홈부 측벽(1b)의 변 HI를 변 GH, IJ에서 보강하고 변 JK를 변 IJ, KL에서 보강할 수 있다. 양측의 측벽(1a, 1b)의 윤곽 형상으로 볼록부를 설치하여 놓은 것은 이 때문이다.

여기에서, 도 1a에 나타낸 바와 같이, 홈부 측벽의 볼록부 및 오목부의 형상을, 볼록부의 폭을 d1, 오목부의 폭을 d2, 볼록부의 깊이를 d3, 대향하는 측벽(1a, 1b)의 최소간격을 d4로 하면, d1, d2, d3, d4의 각각의 길이나 비율은 이 도면에 나타낸 것과 같은 것에 한정되지 않고 다양하지만, 예컨대, d1 = d2 = d3 = d4 = 0.4㎛ 등이다.

또한, 스퍼터막(5)에 사용하는 재료로서는, 일례로서는 TiN/Ti = 1000/200Å 등을 들 수 있다.

도 2는 본 발명의 실시예에 의한, 칩 영역을 구획하는 홈부 패턴의 다른 형상을 나타내는 도면이며, 홈부 패턴의 평면도를 나타내고 있다.

도 2a에서는, 직선형 홈부(1)의 양쪽 측벽(1a, 1b)에 반원 형태 또는 반타원 형태의 오목부 또는 홈이 형성되어 있다.

도 2b에서는, 직선형의 홈부(1) 양쪽의 측벽(1a, 1b)에 삼각형의 2변으로 이루어진 형상의 오목부 또는 홈이 형성되어 있다.

이와 같이, 홈부(1)의 측벽에 형성되는 오목부 또는 볼록부는, 사각형에 한하지 않고 원형이나 삼각형이라도 동일한 효과를 얻을 수 있다. 요는, 스퍼터 입자의 입사방향에 대하여 수직이 아니라 평행이 되는 성분을 가지면, 그것에 따라서 스퍼터막이 형성되어 막이 벗겨지는 것을 방지하는 효과를 얻는다.

다음에, 상기한 바와 같은 칩 영역을 구획하는 홈부가 응용되는 반도체 장치의 제조방법의 개략에 관해서 설명한다.

우선, 반도체 웨이퍼 위에 칩 영역을 형성한다. 그리고, 이 칩 영역에 트랜지스터 등의 능동소자나 저항 등의 수동소자를 형성하여 원하는 회로를 형성한다. 다음에, 이 회로를 층간절연막에 의해서 덮는다. 다음에, 이 층간절연막에 층간을 접속하기 위한 비아홀을 개구하기 위해, 소정의 패턴을 갖는 포토레지스트 마스크를 형성한다.

이상은, 통상의 반도체 디바이스 형성의 프로세스이지만, 이 실시예에서는 포토레지스트 마스크의 형성시에, 칩 영역의 외주에 도 1에서 나타낸 바와 같은 홈부를 형성하기 위한 패턴을 형성한다. 즉, 비아홀 개구용과 동시에 홈부 개구용의 레지스트 패턴을 형성한다.

다음에, 에칭에 의해 홀을 개구함과 동시에, 홈부 패턴을 에칭하여 칩 외주에 홈부를 형성한다. 그 후에, 칩 영역의 표면에서 홈부의 내면으로 연속하는 스퍼터막을 형성한다. 또한, 다음에, 텅스텐 CVD 등에 의해 홀 및 홈부를 매립하고, 이것을 에치백해서 금속배선을 형성한다.

이상이, 다층으로 형성되는 반도체 장치의 1층 형성의 개략적 프로세스이다. 이 프로세스를 금속 배선층의 총수에 따라서 반복한다.

필요한 층수의 적층을 종료한 후에, 전체에 패시베이션막을 형성한다. 그런 후에, 다이싱 라인을 따라 반도체 웨이퍼를 다이싱하여 복수의 칩을 얻는다. 이 칩을 실장하여 반도체 장치를 얻는다.

이상 설명한 바와 같지만, 다시 이 반도체 장치의 제조방법을 다음과 같이 요약할 수 있다. 즉, 우선, 반도체 기판의 표면에서 칩 영역을 구획하는 홈부를 이 홈부 측벽의 윤곽이 볼록부 또는 오목부를 갖도록 형성한다. 그 다음에, 필요한 프로세스를 거친 후, 칩 영역의 표면으로부터 홈부의 내부로 연속하여 스퍼터막을 형성한다. 다시, 그 다음에 필요한 프로세스를 거친 뒤, 홈부를 따라 반도체 기판을 다이싱하여 복수의 칩을 얻는다.

또한, 본 실시예를 적용할 수 있는 기종은, 예컨대 DRAM, SRAM, 로직 품종 등 각종의 반도체 장치에 미치는 것으로, 한정되는 것은 아니다.

(실시예 2)

도 3은, 본 발명의 실시예 2에 의한 칩 영역에 형성된 홈부, 또는 칩 영역의 외주를 구획하도록 형성된 홈부의 패턴 형상을 도시한 도면이며, 홈부 패턴의 평면도이다.

본 실시예에서는 대향하는 홈부 측벽의 오목부와 볼록부의 위치관계가 어긋나고 있고, 한쪽 측벽의 오목부 위치에, 다른 쪽 측벽의 볼록부가 대응하여 위치하고 있다.

이것은, 한쪽 측벽부의 오목부 또는 볼록부가, 대향하는 다른 쪽 측벽부의 오목부 또는 볼록부와 교대로 위치하도록 형성되어 있다고 해도 된다.

이러한 홈부 패턴에 의해서도, 실시예 1과 동일한 효과를 얻을 수 있다.

더구나, 이들 홈부 패턴에 텅스텐 등을 CVD 법에 의해서 매립하는 경우, 실시예 1에서는 도 1a의 점 P의 부분은 근접하는 홈부 측벽이 적어지고, CVD 법의 원리상 매립되기 어렵게 될 것이 예상된다. 이에 대해, 실시예 2에서는 근접하는 측벽이 있기 때문에, 이러한 매립의 관점에서 유리하다.

(실시예 3)

도 4는, 본 발명의 실시예 3에 의한 칩 영역에 형성된 홈부, 또는 칩 영역의 외주에 형성된 홈부의 패턴 형상을 나타내는 도면이며 홈부 패턴의 평면도이다.

이 실시예에서는, 홈부(1)는 지그재그로 형성되어 있다.

또는, 홈부(1) 한쪽 측벽의 볼록부가, 대향하는 다른 쪽 측벽의 오목부에 들어가도록 형성되어 있다고 해도 된다.

이러한 홈부 패턴에 의해서도, 실시예 1과 동일한 효과를 얻을 수 있다.

더구나, 이들 홈부 패턴에 텅스텐 등을 CVD 법에 의해서 매립하는 경우, 홈부의 어디에서도 근접하는 측벽이 있기 때문에 매립의 관점에서 유리하다.

이상 설명한 바와 같이, 본 발명에 따르면, 반도체 기판의 표면에서 칩 영역의 가운데에 홈부를 형성하고, 또한 이 홈부 측벽의 윤곽이 볼록부 또는 오목부를 갖도록 형성하기 때문에, 반도체 장치의 제조에 있어서, 반도체 웨이퍼의 표면에 형성된 스퍼터막이 벗겨지기 어렵게 하는 효과가 있다. 이에 의해, 반도체 장치 제조의 수율 향상과, 얻어진 반도체 장치의 성능의 안정화를 꾀할 수 있다.

또한, 본 발명에 따르면, 반도체 기판의 표면에 있어서 칩 영역을 구획하는 외주에 홈부를 형성하고, 또한 이 홈부 측벽의 윤곽이 볼록부 또는 오목부를 갖도록 형성하기 때문에, 반도체 장치의 제조에 있어서, 반도체 웨이퍼의 표면에 형성한 스퍼터막이 벗겨지기 어렵게 하는 효과가 있다. 또한, 반도체 웨이퍼를 복수의 칩에 다이싱할 때, 크랙이 칩 내부에 미치는 것을 방지함과 동시에, 스퍼터막이 벗겨지기 어렵도록 하는 효과가 있다. 이에 따라, 반도체 장치 제조 수율의 향상과, 얻어진 반도체 장치의 성능의 안정화를 꾀할 수 있다.

Claims (3)

1. 반도체 웨이퍼의 주표면에 형성된 칩 영역과, 상기 칩 영역에 형성된 홈부와, 상기 칩 영역의 표면으로부터 상기 홈부의 내면으로 연속하여 형성된 스퍼터막을 구비한 것에 있어서, 상기 홈부의 측벽의 윤곽이 오목부 또는 볼록부를 갖도록 형성된 것을 특징으로 하는 반도체 장치.
2. 반도체 웨이퍼의 주표면에 형성된 칩 영역과, 상기 칩 영역의 외주를 구획하는 홈부와, 상기 칩 영역의 표면으로부터 상기 홈부의 내면으로 연속하여 형성된 스퍼터막을 구비한 것에 있어서, 상기 홈부의 측벽의 윤곽이 오목부 또는 볼록부를 갖도록 형성된 것을 특징으로 하는 반도체 장치.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 홈부의 한쪽 측벽의 오목부 또는 볼록부가, 대향하는 다른 쪽 측벽의 오목부 또는 볼록부와 교대로 위치하도록 형성된 것을 특징으로 하는 반도체 장치.