KR0161720B1 - 반도체 장치의 제조방법 - Google Patents

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마사히코 나구라
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우에시마 세이스케
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Abstract

금속 패턴상에 절연막을 형성한 이후에, 레지스트 막을 그 표면이 평평해질 때까지 상기 절연막의 전체 표면상에 코팅한다. 상기 금속 패턴 상에 형성된 상기 절연막의 표면 영역의 일부가 노출될 때까지 활성 이온 에칭에 의해 상기 레지스트 막을 제거한다. 상기 절연막의 노출 영역 및 상기 레지스트막의 일부를 덮도록 또다른 포토레지스트막을 상기 표면상에 코팅시키고, 레지스트 마스크를 형성하도록 노출 및 현상한다. 상기 레지스트 마스크 및 상기 레지스트막으로 덮혀 있지 않은 영역은 등방성 에칭에 의해 선택적으로 제거된다. 상기 절연막의 볼록부의 폭과 같은 폭을 가지는 윈도우를 얻기 위해서 상기 레지스트 마스크 및 상기 레지스트 막을 제거한다. 본 발명은 고정밀도로 금속 배선층을 노출시킬 수 있는 반도체 장치의 제조 방법을 제공한다.

Description

반도체 장치의 제조방법
제1a도 내지 제1h도는 본 발명의 일실시예에 따른 반도체 제조방법의 주요 공정을 설명하기 위한 공정 단면도이고,
제2도는 제1e도에 도시한 공정에서 형성된 윈도우를 도시한 평면도이고,
제3a도 및 제3b도는 금속 배선층을 노출시키는 윈도우를 형성하는 종래 기술을 설명하기 위한 개략도로서, 특히 제3a도는 금속 배선층과 윈도우 사이의 관계를 도시한 평면도이고, 제3b도는 2개의 금속 배선층(M1 및 M2)를 도시한 개략적인 단면도이고,
제4a도 내지 제4j도는 반도체 장치를 제조하는 종래의 방법을 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘(Si) 기판 2 : 층간 절연막
3 : 절연막 4,4a : 평탄막
5 : 레지스트 패턴 6a,6b : 윈도우
본 발명은 게이트 어레이 및 응용 주문형 집적회로(ASIC) 등의 반도체 장치를 제조하는 데에 적합한 반도체장치의 제조방법에 관한 것이다.
반도체 집적회로의 한 종류로서는 다수 형태의 LSI가 제조되는 게이트 어레이 장치가 공지되어 있다. 상기 LSI들은 반도체 칩상에 소자군 또는 기본 논리 회로의 다수의 셀을 준비한 뒤에, 회로 설계에 따라서 배선 패턴만을 변경시킴으로써 제조된다. 또한, 이러한 게이트 어레이 장치에 있어서, 자주 사용될 것으로 예상되는 배선 패턴을 형성해 두고, 회로 설계 이후에 레이저 빔 등으로써 불필요한 배선 패턴을 절단하는 방법이 있다. 특히, 먼저 배선 패턴을 하나의 칩 상에 형성하고 상기 배선 패턴과 함께 보호막을 형성한다. 회로 설게 이후에, 절단될 배선 패턴 상의 보호막을 제거하여 윈도우를 형성하고 상기 윈도우 내에 노출된 배선 패턴을 절단한다. 이와 같은 방법으로, 단시간 내에 커스텀 LSI를 형성하는 것이 가능해진다. 이러한 방법에 의해 제조된 IC의 일예로는 Quick Technology 사의 레이저 프로그래머블 게이트 어레이(LPGA)가 있다.
제3a도는 제조 공정하에 있는 상술한 IC에 대한 반도체 칩의 부분적인 평면도이다. 제3a도에 도시한 바와 같이, 기판 표면의 윈도우(W1~W3)가 형성되어 있으며 각각의 윈도우(W1~W3)에 제2금속 배선 층(M2)이 노출되어 있다.
제3b도는 제3a도의 IIIB-IIIB선을 따라 절결한 단면도이다. 제3b도에 도시한 바와 같이, 제2금속 배선층(M2)은 제1금속 배선층(M1)상에 퇴적된 제2층간 절연막(52)의 상부면에 형성되어 있다. 보호막인 절연막(53)은 제2금속 배선층(M2)상에 퇴적되어 있다. 상기 절연막(53)은 선택적으로 에칭되어 윈도우(W2)가 형성되며 제2금속 배선층(M2)이 노출된다. 상기 절연막(52,53)은 예를 들면 SiN 등의 질화막 또는 SiO 등의 산화물로 이루어져 있다.
윈도우(W2)를 형성하는 방법을 이하에 설명한다.
제4a도에 도시한 바와 같이, 제2층간 절연막(52) 상에 제2금속 배선층(M2)을 형성한 이후에 SiN 등의 절연막(53)을 CVD에 의해 제2금속 배선층(M2) 및 제2층간 절연막(52)의 표면에 퇴적한다. 제2금속 배선층(M2)을 선택적으로 노출시키기 위해 포토레지스트 막(54)을 절연막(53) 상에 형성하고 노출 및 현상하여 레지스트 패턴을 형성한다. 그리고, 절연막(53)중에서, 상기 포토레지스트 패턴에 의해 덮혀 있지 않은 부분만을 에칭한다. 이 때에, 제2층간 절연막(52)과 절연막(53)간의 에칭 선택성을 이용하여 가공을 행한다. 그 결과, 제3b도에 도시한 바와 같은 윈도우(W2)가 형성된다.
그런데, 이러한 방법에서는 제2금속 배선층(M2)을 커버하는 절연막(53)과 제2금속 배선층(M2) 하부의 제2층간 절연막(52)의 재질이 달라야 한다. 제2층간 절연막(52)과 절연막(53)의 재질이 동일하거나 유사한 경우, 또는 재질이 다르더라도 에칭제에 대해 서로 유사한 에칭성을 가지는 경우에는 에칭 선택성을 충분히 확보할 수가 없다. 상기 막들이 둘다 산화막으로 형성되면, 제4b도에 도시한 바와 같이 절연막(53) 하부의 제2층간 절연막(52)도 에칭되어 상기 제2층간 절연막(52) 하부의 제1금속 배선층(M1)이 노출될 수 있다.
반도체 장치의 성능 및 제조공정 면에서 볼 때에, 대부분의 경우에는 상기 층간 절연막 및 보호 절연막으로서 산화규소 이외의 물질은 사용하지 않는 것이 바람직하다.
산화규소로 이루어진 절연막 하부에 위치한 산화규소로 이루어진 제2층간 절연막을 과도하게 에칭하는 것을 방지하는 수단으로는 레지스트 막에 형성되는 윈도우의 폭을 조절하는 방법이 사용되어 왔다. 제4c도에 도시한 바와 같이, 포토레지스트 막(54)의 개방부(55)는 제2금속 배선층(M2)이 상기 개방부의 영역내에 위치하도록 절연막(53)의 블록부의 폭(WT)보다 더 좁은 폭을 가지면서 제2금속 배선층(M2)의 폭(WM)보다 더 넓은 폭을 가지도록 설정되어 있다. 레지스터 패턴(54)을 마스크로 이용하여 절연막(53)을 에칭한 후, 레지스터 패턴(54)을 제거한다. 그 결과, 제4d도에 도시한 바와 같이 WW폭을 가진 윈도우(55a)가 형성된다.
그런데, 다음과 같은 경우에 있어서 이러한 방법은 만족스럽지 못한 방법이었다. 제4e도에 도시한 바와 같이 포토레지스트 막(54)의 개방부가 그 정확한 위치에서 어긋나면, 제4f도에 도시한 바와 같이 제2금속 배선층(M2) 상의 일부 영역에 절연막(53)이 남게 되고, 나머지 영역은 과도하게 에칭된다.
또한, 제4g도에 도시한 바와 같이 포토레지스트 막(54)의 개방부(55)의 폭이 지나치게 크면, 제4h도에 도시한 바와 같이 제2금속 배선층(M2)에 대향하는 영역에서 에칭이 과도하게 수행되어 하부 배치 금속 배선층이 노출될 위험이 있다.
또한, 제4i도에 도시한 바와 같이 개방부(55)의 폭이 너무 좁으면, 절연막(53)은 제4j도에 도시한 바와 같이 제2금속 배선층(M2)의 측벽과 접촉하는 상태로 남게 되며 상기 배선층(M2)의 상부 표면상에 잔존할 수도 있다.
따라서, 제4f도, 제4h도, 제4j도에 도시한 바와 같은 경우들이 발생할 수 있으므로 제2금속 배선층(M2)을 정확히 절단하는 것은 어렵다.
상기한 종래의 문제를 해결하기 위하여 본 발명의 목적은 하부 배치 금속 배선층을 노출시키는 윈도우를 절연막 내에 정밀하게 형성할 수 있는 반도체 장치의 제조방법을 제공하는 데에 있다.
본 발명의 또 다른 목적은 다층 배선 구조의 배선층을 가진 하드-와이어드(hard-wired) 게이트 어레이 장치의 제조 방법을 제공하고, 배선 패턴과 동일한 형태를 취하는 층간 절연막 내에 자기 정합방식(self-alignment)으로 형성되는 윈도우를 형성할 수 있는 방법을 제공하는 데에 있다.
본 발명의 일실시예에 따른 반도체 장치의 제조방법은, 기판상에 형성된 금속 배선 패턴상에 절연막을 형성하는 단계와; 상기 절연막의 전체 표면상에 상기 절연막과는 다른 성질을 가진 물질로 이루어진 평탄막을 그 표면이 평탄해질 때까지 형성하는 단계와; 상기 금속 배선 패턴의 상부에 형성된 상기 절연막의 일부 표면 영역이 노출될 때까지 상기 평탄막을 제거하는 단계와; 상기 노출된 절연막 및 상기 평탄막의 표면상에 레지스트막을 형성하는 단계와; 상기 절연막의 노출된 적어도 일부 표면 영역이 노출되는 개방부를 가진 레지스트 패턴을 형성하기 위하여 상기 레지스트 막을 패턴화하는 단계와, 상기 평탄막 및 상기 레지스트 막으로 커버되지 않은 상기 절연막의 일부 영역을 선택적으로 제거하여 상기 금속배선패턴의 일부 영역을 노출시키는 단계로 구성된 것을 특징으로 한다. 상기 레지스트 패턴 및 평탄막은 제조 단계 이후에 제거하는 것이 바람직하다.
상기 평탄막은 배선 패턴상에 퇴적된 절연막의 부분 노출된 표면 영역을 제외한 전체 영역을 덮고 있기 때문에 에칭 마스크로 이용할 수 있다. 만일에 상기 평탄막의 에칭 저항성이 충분하면 절연막과 상기 절연막 하부의 물질간의 에칭 선택성을 고려할 필요성이 줄어든다. 금속 배선 패턴의 소망하는 영역을 노출시키는 윈도우를 형성하기 위해 상기 절연층을 제거하는 데에 있어서, 상기 윈도우의 폭은 금속 배선 패턴의 측벽상에 형성된 절연층의 폭과 금속 배선 패턴의 폭에 의해 자기 정합 방식으로 결정된다. 금속 배선층의 상단 및 측벽을 노출시키는 것이 가능하므로 레지스트 패턴의 위치 변동이 있거나 치수의 변동이 있더라도, 금속 배선 패턴을 노출시키는 윈도우의 정확도는 크게 영향을 받지 않는다. 그러므로 레지스트 패턴의 개방부의 폭을 충분히 크게 만들 수 있기 때문에, 치수 변동을 고려하여 레지스트 패턴을 고정밀도로 형성할 필요가 없게 된다. 제조 공정에 있어서는 배선 구간의 면적에 여유분이 생산성이 향상된다.
반도체 집적회로장치의 집적도는 날로 높아지는 경향이 있으며, 고집적도의 반도체 장치에 있어서, 배선 패턴은 복잡해지고 다층 배선 구조의 배선층의 개수는 증가하는 경향이 있다. 다수의 배선층을 절연시키기 위해서는 인접 배선층 사이에 층간 절연막을 위치시키는 것이 필요하다.
평탄한 하부 배치 층의 표면 상에 형성된 배선 패턴을 커버하는 층간 절연막은, 대부분의 경우에 있어서 배선 패턴의 형태와 유사한 볼록부 및 오목부를 갖는다. 층간 절연막의 표면이 평평한 것이 바람직한 경우에는 평탄화 공정을 수행하거나 평탄화 막을 형성하면 된다. 소망하는 회로를 가지는 LSI는 게이트 어레이장치의 반도체 칩상에 형성된 기본 논리 회로(셀)를 선택적으로 사용함으로써 형성될 수 있다. 광범위하게 사용되는 방법으로는 하부 배치 배선층을 칩 상에 형성해 두고, 회로 설계 이후에 상부 배치 배선층을 형성하는 방법이 있다. 회로 설계 이후의 최종 반도체 장치의 제조 시간을 단축하기 위하여, 회로를 설계하기 이전에 상부 배치 배선패턴을 가능한 한 많이 형성하는 것이 바람직하다. 이러한 목적으로, 자주 사용될 것으로 예상되는 상부 배치 배선패턴을 필요한 양보다 많이 형성해 두고, 회로를 설계한 이후에, 불필요한 상부 배치 배선패턴을 절단하는 방법을 실시한다. 배선 패턴을 절단하는 한가지 방법으로서, 배선 패턴 상의 층간 절연막을 선택적으로 제거하여 배선 패턴을 노출시키는 윈도우를 형성하고, 레이저 빔을 상기 윈도우 내에 조사하여 상기 배선 패턴을 용융 및 증발시킨다. 배선 패턴을 절단하기 위한 윈도우를 형성하는 데에 있어서, 상기 배선층을 커버하는 층간 절연막의 볼록부와 오목부를 효과적으로 사용할 수 있다.
이하, 첨부도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.
제1a도 내지 제1h도는 본 발명의 일실시예에 따른 반도체의 제조 방법을 도시한 단면도이다.
제1a도에 도시한 바와 같이, 폴리실리콘 ; Al 또는 Al 합금 및 배리어(barrier) 금속의 적층 구조; 폴리실리콘 및 내화성 금속(폴리사이드); Al, Al 합금 또는 기타 금속의 적층 구조로 이루어진 하부 배치 금속 배선층(M1)은 실리콘 기판(이하, Si 기판이라 한다)(1)의 절연 표면상에 형성된다. Si 기판(1)의 절연 표면은 기상 성장법에 의해 형성된 산화규소막으로 형성되거나 인 또는 붕소를 도핑한 규산염 산화막(즉, PSG, BPSG)에 의해 형성된다. MOS 트랜지스터 및 기타 요소들은 상기 절연 표면 하의 Si 기판내에 형성되어 있다. 하부 배치 금속배선층(M1)은 예를 들면 스퍼터링에 의해 형성된다. 만일에 하부 배치 금속배선층(M1)이 WSi와 같은 실리사이드 또는 W로 이루어져 있으면 상기 층(M1)은 CVD에 의해 형성되어도 된다.
상기 금속 배선층(M1)의 표면은 산화규소막 및 질화규소막 등의 층간 절연막(2)으로 커버된다. Al, Al 합금 또는 기타 금속으로 이루어진 상부 배치 금속배선패턴들(M2a,M2b,..)은 상기 층간 절연막(2)상에 형성되어 있다. 상기 층간 절연막(2)은 Si 기판(1)의 절연 표면과 마찬가지로 CVD에 의해 형성된다. 스핀-온-그래스(spin-on-glass)와 같은 평탄 특성이 뛰어난 산화막이 사용되어도 된다. 상기 층간 절연막의 표면은 평탄하게 되도록 하는 것이 바람직하다. 상부 배치 금속 배선층(M2)은 스퍼터링에 의해 형성된다. Si 기판(1)내의 반도체 요소의 배선 패턴으로 사용될 가능성이 높은 금속 배선 패턴(M)이 형성되어 있다. 회로 설계 이후에, 불필요한 금속 배선패턴(M2)은 제거된다.
산화규소막, 질화규소막과 같은 절연막(3)은 상기 상부 배치 금속 배선층(M2)상에 형성된다. 이와 같은 절연막(3)은 예를 들면 저압의 화학적 기상 성장법(CVD)에 의해 형성되며 그 상부 표면은 하부 표면과 동일한 형태이다.
제1b도에 도시한 바와 같이, 회로가 설계되어 절단될 상기 하부 배치 금속 배선 패턴의 지점들이 결정된 이후에, 코팅 등에 의해 평탄막(4)은 상기 절연막(3)상에 형성된다. 평탄막(4)은 예를 들면, 포토레지스트, 폴리이미드 등으로 이루어져 있으며 절연막(3)과는 다른 에칭 성질을 가지고 있다. 평탄막(4)은 상기 금속 배선 패턴(M2)의 요철에 무관하게 그 표면이 평탄해질 수 있는 높이까지 형성된다. 상기 평탄막(4)은 상부 배치 금속 배선층의 절단 과정이후에 제거되기 때문에 주로 에칭 선택성을 고려하여 그 재질을 선택할 수 있다.
다음에, 제1c도에 도시한 바와 같이 평탄막(4)은 상기 절연막(3)을 볼록부의 표면이 노출될 때까지 에칭된다. 예를 들면, 평탄막(4)은 레지스트로 만들어져 있는 경우에, 이는 0.55Torr의 압력, 230℃의 기판 온도, 13.56MHz에서 200W의 RF 파워인 상태하에서, 5% H2와 혼합된 에칭가스 O2300sccm과 N260sccm을 분사시킴으로써 평행판 타입 건식 에칭 시스템에서 에칭된다. 제1c도에 도시한 바와 같이, 상기한 에칭공정은 평탄막(4a)은 에칭되지 않은 상태로 남아 있는 한편 절연막(3)의 볼록부는 노출되는 때에 종결된다.
제1d도에 도시한 바와 같이, 절연막(5)은 상부 배치 금속 배선층(M2)의 절단 지점에 해당하는 면적에 개방부를 가진 레지스터 패턴(5)을 형성하도록 절연막(4)과 평탄막(4)의 일부 위로 코팅 및 노출되며 현상된다. 이는 레지스터 패턴(5)이 노출 절연막(3)의 소망하는 볼록부를 선택하는 것으로 충분하다. 볼록부가 아닌 절연막(3)의 표면은 평탄막(4a)으로 피복되어 있다. 절연막(3)에 형성되어 있는 개방부의 형상은 평탄막(4a)에 의해 결정된다. 그러므로, 레지스터 패턴(5)의 정확도는 감소될 수 있다.
제1e도에 도시한 바와 같이, 상기 절연막(3)은 선택적으로 에칭된다. 예를 들면, 절연막(3)이 산화규소이면 13.56MHz에서 700W의 RF파워, 실온의 기판 온도, 200m Torr의 압력하에서, CF45sccm, CHF330sccm, Ar 100sccm의 에칭 가스를 분사시킴으로써, 절연막은 평행판 타입 건식 에칭시스템내에 에칭된다. 레지스터 패턴(5)과 평탄막(4a)은 에칭 마스크로 작용하는 한편 노출된 표면을 가진 절연막(3)은 에칭된다.
제2도는 금속배선 절단공정 이전의 제1f도의 장치를 도시한 평면도이다. 개방부는 레지스터 패턴(5)내에 형성되어 있다. 이러한 개방부에서 상기 평탄막(4a)에 의해 한정된 윈도우(6a 및 6b)는 노출되어 있다. 상기 윈도우(6a 및 6b)에서 절연막(3)은 에칭되어 있으며, 상기 상부 배치 금속 배선 패턴(M2a 및 M2b)은 노출되어 있다. 상기 금속 배선 패턴(M2a 및 M2b)의 상단 및 측벽은 상기 두 개의 윈도우(6a 및 6b)에서 노출되어 있다. 만일에, 에칭 공정이 상기 상부배치 금속배선패턴(M2)의 측벽상에 있는 절연막(3)을 완전히 에칭시키도록 수행되면, 상기 상부배치 금속배선패턴(M2)의 상단부는 오버 에칭된다. 그런데, 이들 패턴(M2)은 이러한 오버 에칭이 어떠한 문제도 야기하지 않도록 절단되어야 하는 패턴이다. 상기 절연막(3)의 쇼울더(shoulder)는 완만하게 굴곡되어 있으므로 일정한 깊이의 에칭은 상기 층간 절연막(2) 내에 굴곡된 영역을 형성한다. 그런데, 이는 남아있는 층간 절연막(2)의 두께가 충분하면 여하한 실질적인 문제도 야기하지 않는다.
제1f도에 도시한 바와 같이 레지스터 패턴(5) 및 평탄막(4a)은 애싱(ashing) 또는 기타 처리에 의해 제거된다.
그러므로, 제1g도에 도시한 바와 같이 폭 Wp를 가지는 윈도우(W)가 형성된다.
금속 배선패턴(M2a 및 M2b)의 상단 및 측벽이 아닌 영역에서의 절연막(3)은 에칭되지 않는다. 결과적으로, 윈도우(W)의 측면 폭은 레지스터 패턴(5)에 의존하지 않고, 금속 배선 패턴(M2)의 측벽상에 형성된 절연막(3)의 두께 및 금속 배선 패턴(M2)의 폭에 의해 자기 정합 방식으로 결정된다.
절연막(3)에 대한 상기 에칭 공정에 있어서, 레지스트 등으로 만들어진 평탄막(45a)은 상기 에칭에 대해 충분히 견딜 수 있으며 완전히 에칭되지 않을 정도의 충분한 두께를 가진다. 예를 들면, 절연막(3)은 1.2㎛만큼 에칭되고 레지스트(감광 레지스트물질)로 이루어진 평탄막(4a)의 두께는 0.4㎛ 이상으로 설정된다. 이와 같은 경우에 소망하는 에칭 선택비는 1.2/0.4 = 3 또는 그 이상이다. 이러한 선택비는 상기한 바와 같은 건식 에칭에 의해 만족스럽게 실현될 수 있다.
제1h도에 도시한 바와 같이 Ar레이저 빔 등의 레이저 빔(8)은 윈도우 내에 노출된 상기 상부배치 금속배선패턴(M2a 또는 M2b)에 가해져 이들을 절단한다.
절단되는 상부배치 금속배선패턴의 상단 및 측벽은 노출되어 있으므로 상기 패턴을 제대로 절단될 수 있다. 상기 하부 배치 금속 배선 패턴은 충분한 두께의 층간 절연막으로 커버되어 있기 때문에 이들은 레이저 빔의 방사로부터 보호될 수 있다.
본 발명은 바람직한 실시예들을 참고하여 설명되었으나 이에만 한정되는 것은 아니다. 예를 들면, 본 발명은 2층 이상을 가진 다층구조 배선층에도 적용될 수 있다. 또한, 본 발명의 청구범위의 개념을 이탈하지 않는 범위내에서 동 분야의 전문가에 의해 여러 변형 및 수정이 가능하다.

Claims (26)

  1. 기판상에 형성된 금속 배선 패턴상에 절연막을 형성하는 단계와; 상기 절연막의 전체 표면상에 상기 절연막과는 다른 성질을 가진 물질로 이루어진 평탄막을 그 표면이 평탄해질 때까지 상기 평탄막을 형성하는 단계와; 상기 금속 배선 패턴의 상부에 형성된 상기 절연막의 일부 표면 영역이 노출될 때까지 상기 평탄막을 제거하는 단계와; 상기 노출된 절연막 및 상기 평탄막의 표면상에 레지스트막을 형성하는 단계와; 상기 절연막의 노출된 적어도 일부 표면 영역이 노출되는 개방부를 가진 레지스트 패턴을 형성하기 위하여 상기 레지스트막을 패턴화하는 단계와; 상기 평탄막 및 상기 레지스트막으로 커버되지 않은 상기 절연막의 일부 영역을 선택적으로 제거하여 상기 금속배선패턴의 일부 영역을 노출시키는 단계와, 상기 레지스트막과 상기 평탄막을 제거하는 제거단계와, 상기 노출 금속 배선 패턴을 절단하는 절단단계로 구성된 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 절단단계는 레이저 범을 방사함으로써 행해지는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 평탄막은 필수적으로 레지스트로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 평탄막은 필수적으로 폴리이미드로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제1항에 있어서, 상기 금속배선 패턴은 하부배치 금속배선 패턴을 덮는 평평한 절연막의 표면상에 형성된 상부배치 금속배선 패턴인 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제5항에 있어서, 상기 하부배치 금속패턴은 Al 또는 Al 합금으로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제1항에 있어서, 상기 절연막을 형성하는 단계에서는 하부 표면의 요철부와 동일한 형태의 표면을 가진 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제7항에 있어서, 상기 평탄막을 제거하는 상기 단계는 활성이온 에칭과정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. (a-1) 제1레벨 배선층; (a-2) 제2레벨 배선막; (a-3) 상기 제1레벨 배선층 및 상기 제2레벨 배선막을 절연시키는 제1층간 절연층; (a-4) 상기 제2레벨 배선막을 절연시키기 위하여 제3레벨의 볼록부 및 제3레벨보다 낮은 제4레벨 오목부를 가지는 한편, 상기 제2레벨 배선막상에 형성되는 제2층간 절연층으로 구성된 반도체 기판을 형성하는 단계와; (b) 상기 반도체 기판상에 제1유기물층을 형성하는 단계와; (c) 상기 볼록부를 노출시키기 위하여 상기 제1유기물층을 부분적으로 제거하는 단계와; (d) 노출된 상기 제2층간 절연층의 볼록부의 일부 영역을 제외한 상기 기판상에 제2유기물층을 선택적으로 형성하는 단계와; (e) 상기 제2레벨 배선막 상에 자기 정합방식 윈도우를 형성하기 위해 상기 제2층간 절연층의 노출부를 선택적으로 에칭하는 단계와; (f) 상기 제1 및 제2유기물층을 제거하는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제9항에 있어서, 상기 제1유기물층 및 상기 제2유기물층은 레지스트 물질로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제9항에 있어서, 상기 제1유기물층 및 상기 제2유기물층은 폴리아미드로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제9항에 있어서, 상기 제1층간 절연층 및 상기 제2층간 절연층은 각각 스핀-온-글래스(SOG), PSG, BPSG로 구성된 그룹으로부터 선택된 1종의 물질로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제9항에 있어서, 상기 제1층간 절연층 및 상기 제2층간 절연층은 CF4, CHF3, Ar의 혼합가스로 에칭되는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제9항에 있어서, 상기 제1유기물층 및 상기 제2유기물층은 O2, H2, N2의 혼합가스로 에칭되는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제9항에 있어서, 상기 (c)단계는 에치-백 공정에 의해 행해지는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제9항에 있어서, 상기 (e)단계는 건식 에칭 공정에 의해 행해지는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제9항에 있어서, 상기 (e)단계는 제1유기물층에 대한 상기 제2층간 절연층의 에칭 선택비는 3보다 큰 것을 특징으로 하는 반도체 장치의 제조방법.
  18. (a) 적어도 제1레벨 배선층, 제2레벨 배선층, 상기 제1레벨 배선층과 상기 제2레벨 배선층 사이의 제1층간 절연층을 구비한 다층 구조의 기판을 형성하는 단계와; (b) 상기 다층 구조의 형태에 따라 형성되는 볼록부와 오목부를 구비한 제2층간 절연층을 상기 다층 구조 상에 형성하는 단계와; (c) 상기 반도체 기판 상에 형성된 상기 볼록부에 대응하여 개방부를 가지는 제1마스크층을 형성하는 단계와; (d)는 노출된 상기 제2층간 절연층의 볼록부의 일부 영역을 제외하고 상기 기판 상에 제2마스크 층을 선택적으로 형성하는 단계와; (e) 상기 제2레벨 배선층 상에 자기 정합방식 윈도우를 형성하기 위하여 제1 및 제2마스크 층을 통해서 상기 제2층간 절연층의 노출부를 선택적으로 에칭하는 단계와; (f) 상기 제1 및 제2마스크층을 제거하는 단계로 구성된 다층 구조의 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 제1마스크층 및 상기 제2마스크층은 레지스트 물질로 이루어진 것을 특징으로 하는 다층 구조의 반도체 장치의 제조 방법.
  20. 제18항에 있어서, 상기 제1마스크층 및 상기 제2마스크층은 각각 폴리이미드로 이루인 것을 특징으로 하는 다층 구조의 반도체 장치의 제조 방법.
  21. 제18항에 있어서, 상기 제1층간 절연층 및 상기 제2층간 절연층은 각각 스핀-온-글래스(SOG), PSG, BPSG로 구성된 그룹으로부터 선택된 1종의 물질로 이루어진 것을 특징으로 하는 다층 구조의 반도체 장치의 제조 방법.
  22. 제18항에 있어서, 상기 제1층간 절연층 및 상기 제2층간 절연층은 CF4, CHF3, Ar의 혼합가스로 에칭되는 것을 특징으로 하는 다층 구조의 반도체 장치의 제조 방법.
  23. 제18항에 있어서, 상기 제1마스크층 및 상기 제2마스크층은 O2, H2, N2의 혼합가스로 에칭되는 것을 특징으로 하는 다층 구조의 반도체 장치의 제조 방법.
  24. 제18항에 있어서, 상기 (c)단계는 에치-백 공정에 의해 행해지는 것을 특징으로 하는 다층 구조의 반도체 장치의 제조 방법.
  25. 제18항에 있어서, 상기 (e)단계는 건식 에칭 공정에 의해 행해지는 것을 특징으로 하는 다층 구조의 반도체 장치의 제조 방법.
  26. 제18항에 있어서, 상기 (e)단계에서 제1마스크층에 대한 상기 제2층간 절연층의 에칭 선택비는 3보다 큰 것을 특징으로 하는 다층 구조의 반도체 장치의 제조방법.
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