JPS6037165A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6037165A JPS6037165A JP14480383A JP14480383A JPS6037165A JP S6037165 A JPS6037165 A JP S6037165A JP 14480383 A JP14480383 A JP 14480383A JP 14480383 A JP14480383 A JP 14480383A JP S6037165 A JPS6037165 A JP S6037165A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は例えばゲートクーンオフサイリスタ（以下ＧＴ
Ｏと略称する）などのように電流をしやている複数個に
分割された電極のうち、好ましくない電極を除去する半
導体装置の製造方法に関する０ 〔従来技術とその問題点〕 第１図は例えば従来のＧＴＯの平面図を示し、主表面の
電極配置を表わしており、微小なカソード電極１とゲー
ト電極２を備えている。第２図はこれら電極の一部を拡
大して示した平面図、第３図はこのＧＴＯの素子構造を
説明するために、要部の部分的な拡大断面図を示すが、
第１図、第２ ′図と同一符号は同一名称を表わす。第
３図においてｐ型エミッタ（ｐＢ）＋ ｎ型ベース（ｎ
Ｂ）ｙ ｐ型ベース（ｐＢ）、ｎ型エミッタ（ｎＦりの
４層からなるシリコン半導体基板３にはｐＢ層上にゲー
ト電極２とｎ８層上にカソード電極１とが設けられ、さ
らにカソード電極１の上には接触電極板４がこれと当接
するように置かれる０このときカソード電極１とゲート
電極２とが接触電極板４を介して短絡することがないよ
う、シリコン基板３の主表面Ｖ宜イ庄冬つけて 矛り才
引、カソード雷極１２ゲ−ト電極２が第３図のごとく配
置される。
Ｏと略称する）などのように電流をしやている複数個に
分割された電極のうち、好ましくない電極を除去する半
導体装置の製造方法に関する０ 〔従来技術とその問題点〕 第１図は例えば従来のＧＴＯの平面図を示し、主表面の
電極配置を表わしており、微小なカソード電極１とゲー
ト電極２を備えている。第２図はこれら電極の一部を拡
大して示した平面図、第３図はこのＧＴＯの素子構造を
説明するために、要部の部分的な拡大断面図を示すが、
第１図、第２ ′図と同一符号は同一名称を表わす。第
３図においてｐ型エミッタ（ｐＢ）＋ ｎ型ベース（ｎ
Ｂ）ｙ ｐ型ベース（ｐＢ）、ｎ型エミッタ（ｎＦりの
４層からなるシリコン半導体基板３にはｐＢ層上にゲー
ト電極２とｎ８層上にカソード電極１とが設けられ、さ
らにカソード電極１の上には接触電極板４がこれと当接
するように置かれる０このときカソード電極１とゲート
電極２とが接触電極板４を介して短絡することがないよ
う、シリコン基板３の主表面Ｖ宜イ庄冬つけて 矛り才
引、カソード雷極１２ゲ−ト電極２が第３図のごとく配
置される。
このような構造では、カソード電極ｌの下の１１層に例
えば符号Ａで示す欠陥があった場合は、しゃ断信号が欠
陥へを通ってカソード電極１からゲート電極２へ流れ、
電流しゃ断が有効に行われなくなるので、そのようなと
きはｎ８層には主電流を流さないようにするために、欠
陥Ａをもっｎ８層上のカソード電極（以下不良電極１ａ
と称する）をバイトで切削除去する方法が一つの対策と
して特開昭５６−５１．８６７号公報に記載されている
。
えば符号Ａで示す欠陥があった場合は、しゃ断信号が欠
陥へを通ってカソード電極１からゲート電極２へ流れ、
電流しゃ断が有効に行われなくなるので、そのようなと
きはｎ８層には主電流を流さないようにするために、欠
陥Ａをもっｎ８層上のカソード電極（以下不良電極１ａ
と称する）をバイトで切削除去する方法が一つの対策と
して特開昭５６−５１．８６７号公報に記載されている
。
第４図はシリコン基板３上の不良電極１ａｉバイト５で
機械的に切削する状況を示したものである。
機械的に切削する状況を示したものである。
しかしながら、この方法は、複雑なまたは微小なエミッ
タ形状では、周囲の正常なカソード電極まで損傷を与え
、ひいてｔよ半導体装置自体を不良にしてしまう七いう
危険性を伴っており、特定の不良電極だけを他に影響を
及ぼすことなく、しかも切削残９のないように確実に除
去することはかなシ困難でおるという欠点をもっている
。
タ形状では、周囲の正常なカソード電極まで損傷を与え
、ひいてｔよ半導体装置自体を不良にしてしまう七いう
危険性を伴っており、特定の不良電極だけを他に影響を
及ぼすことなく、しかも切削残９のないように確実に除
去することはかなシ困難でおるという欠点をもっている
。
本発明の目的は、上述の欠点を除去し、不良電極“だけ
を確実に取除く方法を提供することにある。
を確実に取除く方法を提供することにある。
本発明は半導体装置表面全体をネガタイプのホトレジス
トで覆い、不良電極の個所のみを遮光して露光現像する
ことにより、不良電極のみ露出させてこれを再ツチング
除去するものである。
トで覆い、不良電極の個所のみを遮光して露光現像する
ことにより、不良電極のみ露出させてこれを再ツチング
除去するものである。
以下本発明を実施例に基き説明する。
第５図、第６図、第７図は本発明の手順を示したＧＴＯ
の部分拡大断面図であり、第１図〜第４図と同一符号は
同一名称として表わしである。
の部分拡大断面図であり、第１図〜第４図と同一符号は
同一名称として表わしである。
まずこの半導体装置の欠陥のあるｎ。層の検出を行い、
その上に形成された不良電極１ａにマークを付しておき
、主表面全域にネガタイプのホトレジスト６を塗布した
後、不良電極１ａの個所のみ選択して、その部分に遮光
性の物質例えばピッチ７などを塗布する。この状態が第
５図である。
その上に形成された不良電極１ａにマークを付しておき
、主表面全域にネガタイプのホトレジスト６を塗布した
後、不良電極１ａの個所のみ選択して、その部分に遮光
性の物質例えばピッチ７などを塗布する。この状態が第
５図である。
次に第５図の状態で露光した後、ピッチ７を溶剤などで
除去して現像を行うと、第６図に示したように、不良カ
ソード電極１ａの部分はピッチ７に穏われてぃて露光さ
れていないから、現像後はネガタイプのホトレジスト６
が除去され不良電極１ａのみ露出し、正常なカソード電
極１はホトレジスト６に被覆され外部から保護される。
除去して現像を行うと、第６図に示したように、不良カ
ソード電極１ａの部分はピッチ７に穏われてぃて露光さ
れていないから、現像後はネガタイプのホトレジスト６
が除去され不良電極１ａのみ露出し、正常なカソード電
極１はホトレジスト６に被覆され外部から保護される。
ついで不良電極１ａをエツチングするが、このとき、Ｇ
Ｔ。
Ｔ。
表面は不良電極１ａのみが露出し、正常電極１鉱ホトレ
ジスト６によって保護されているので、エツチング除去
されるのは不良電極１ａだけであっ６を除去して第７図
のごとく不良電極１ａをもたないＧＴＯが完成する。こ
の過程を通じて不良カソード電極１ａの部分を遮光する
ために、ピッチ７を使用する方法は、フォトマスク乾板
を用いる通常の方法と比べると明らかなごとく、操作が
極めて簡単であるという利点を有する。
ジスト６によって保護されているので、エツチング除去
されるのは不良電極１ａだけであっ６を除去して第７図
のごとく不良電極１ａをもたないＧＴＯが完成する。こ
の過程を通じて不良カソード電極１ａの部分を遮光する
ために、ピッチ７を使用する方法は、フォトマスク乾板
を用いる通常の方法と比べると明らかなごとく、操作が
極めて簡単であるという利点を有する。
以上説明したごとく、多数に分割された電極を有する半
導体装置の欠陥のある領域に属する電極のみを除去する
ために、本発明では、ネガタイプのフォトレジストで表
面を覆い、除去すべき電極上のみ遮光してその部分のみ
を露光、現像にょシ露出させてエツチング除去するとい
う方法をとっているから、化学的処理が主体であって、
半導体装置にはなんら機械的な応力がかかることなく、
正常な電極までも損傷を与える危険性は全く起こらず、
不良電極の一部が残存するという不完全さもない。した
がって本発明によれば電極がたとえ微小または複雑な形
状であっても、これらのうちの不良電極のみを完全に除
去することができ、また一つの半導体装置にこれらの不
良電極が複数個存在する場合でも、同時処理で済ませる
ことができる。またエツチング容器を考慮すれば、多数
個の半導体装置を同時処理することも可能であって、本
発明は極めて能率的で簡便かつ確実な方法と言える。
導体装置の欠陥のある領域に属する電極のみを除去する
ために、本発明では、ネガタイプのフォトレジストで表
面を覆い、除去すべき電極上のみ遮光してその部分のみ
を露光、現像にょシ露出させてエツチング除去するとい
う方法をとっているから、化学的処理が主体であって、
半導体装置にはなんら機械的な応力がかかることなく、
正常な電極までも損傷を与える危険性は全く起こらず、
不良電極の一部が残存するという不完全さもない。した
がって本発明によれば電極がたとえ微小または複雑な形
状であっても、これらのうちの不良電極のみを完全に除
去することができ、また一つの半導体装置にこれらの不
良電極が複数個存在する場合でも、同時処理で済ませる
ことができる。またエツチング容器を考慮すれば、多数
個の半導体装置を同時処理することも可能であって、本
発明は極めて能率的で簡便かつ確実な方法と言える。
第１図はＧＴＯの平面図、第２図は同じく部分拡大平面
図、第３図は同じく部分拡大断面図、第４図は不良電極
の切削状況を示す概念図、第５図。 第６図はホトエツチング技術を用いて不−良電極のみを
露出させる手順を示す断面図、第７図は不良電極のみ除
去された完成状態を示す断面図である０１ カソード電
極、１ａ・・・不良電極、２・ゲート電極、３・・半導
体基板、４・・・接触電極板、６・・・フォトレジスト
、７・・・ピッチ。
図、第３図は同じく部分拡大断面図、第４図は不良電極
の切削状況を示す概念図、第５図。 第６図はホトエツチング技術を用いて不−良電極のみを
露出させる手順を示す断面図、第７図は不良電極のみ除
去された完成状態を示す断面図である０１ カソード電
極、１ａ・・・不良電極、２・ゲート電極、３・・半導
体基板、４・・・接触電極板、６・・・フォトレジスト
、７・・・ピッチ。
Claims (1)
- １）半導体基板内に交互に導電型の異なる少なくとも三
つの層を有する半導体装置の最上層を、隣接層の半導体
基板の上面への露出部の間に互に独立した領域として形
成し、該各領域に接触する電極を設け、該電極を利用し
て、各領域中の欠陥を有する領域を選別し、該領域の電
極を除去するに際し、半導体基板上面全面にネガタイプ
ホトレジスすることによシ、前記欠陥を有する領域の電
極のみを露出させて、該電極をエツチング除去すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14480383A JPS6037165A (ja) | 1983-08-08 | 1983-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14480383A JPS6037165A (ja) | 1983-08-08 | 1983-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037165A true JPS6037165A (ja) | 1985-02-26 |
Family
ID=15370823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14480383A Pending JPS6037165A (ja) | 1983-08-08 | 1983-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037165A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4725558A (en) * | 1985-11-06 | 1988-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor defects curing method and apparatus |
| JPH07326734A (ja) * | 1994-05-30 | 1995-12-12 | Toyo Electric Mfg Co Ltd | 電力用半導体の不良微小素子除去方法 |
| US5851856A (en) * | 1993-12-03 | 1998-12-22 | Yamaha Corporation | Manufacture of application-specific IC |
-
1983
- 1983-08-08 JP JP14480383A patent/JPS6037165A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4725558A (en) * | 1985-11-06 | 1988-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor defects curing method and apparatus |
| US5851856A (en) * | 1993-12-03 | 1998-12-22 | Yamaha Corporation | Manufacture of application-specific IC |
| JPH07326734A (ja) * | 1994-05-30 | 1995-12-12 | Toyo Electric Mfg Co Ltd | 電力用半導体の不良微小素子除去方法 |
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