JPH065659B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH065659B2 JPH065659B2 JP60132420A JP13242085A JPH065659B2 JP H065659 B2 JPH065659 B2 JP H065659B2 JP 60132420 A JP60132420 A JP 60132420A JP 13242085 A JP13242085 A JP 13242085A JP H065659 B2 JPH065659 B2 JP H065659B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor wafer
- wafer
- semiconductor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Dicing (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明な、半導体ウエハの加工工程中に、このウエハ
表面に帯電する電荷が効果的に排除され、絶縁破壊によ
る障害の発生が効果的に抑制されるようにする半導体装
置の製造方法に関する。
表面に帯電する電荷が効果的に排除され、絶縁破壊によ
る障害の発生が効果的に抑制されるようにする半導体装
置の製造方法に関する。
［背景技術］ 半導体装置を製造する工程において、例えば半導体ウエ
ハの加工工程であるドライエッチング、イオン注入、高
圧水ジェット洗浄等の工程で、半導体ウエハの表面に帯
電が生ずるようになる。このような工程で、半導体ウエ
ハ表面に高圧の電荷が存在する状態となると、この帯電
電荷がこのウエハに対して形成される半導体素子のゲー
ト絶縁膜を破壊させる原因となり、完成された半導体装
置の不良発生の大きな原因となるものである。
ハの加工工程であるドライエッチング、イオン注入、高
圧水ジェット洗浄等の工程で、半導体ウエハの表面に帯
電が生ずるようになる。このような工程で、半導体ウエ
ハ表面に高圧の電荷が存在する状態となると、この帯電
電荷がこのウエハに対して形成される半導体素子のゲー
ト絶縁膜を破壊させる原因となり、完成された半導体装
置の不良発生の大きな原因となるものである。
このような半導体ウエハの表面の帯電を防止するため
に、その加工工程において種々の工夫がされているもの
であるが、この半導体ウエハ表面の帯電を確実に無くす
ることはできないものであり、ゲート破壊のような障害
の発生を確実に無くすることが困難である。
に、その加工工程において種々の工夫がされているもの
であるが、この半導体ウエハ表面の帯電を確実に無くす
ることはできないものであり、ゲート破壊のような障害
の発生を確実に無くすることが困難である。
［発明が解決しようとする問題点］ この発明は上記のような点に鑑みなされたもので、半導
体装置の製造する過程において、特に半導体ウエハ表面
に電荷が帯電されるようになる加工工程においても、こ
のウエハ表面の電荷が容易且つ確実に排除できるように
して、ゲート破壊等の原因となる帯電現象を確実に抑制
できるようにする半導体装置の製造方法を提供しょうと
するものである。
体装置の製造する過程において、特に半導体ウエハ表面
に電荷が帯電されるようになる加工工程においても、こ
のウエハ表面の電荷が容易且つ確実に排除できるように
して、ゲート破壊等の原因となる帯電現象を確実に抑制
できるようにする半導体装置の製造方法を提供しょうと
するものである。
［問題点を解決するための手段］ すなわち、この発明に係る半導体の製造方法にあって
は、特に帯電を生ずる工程前に絶縁膜被膜が全面に形成
された半導体ウエハの、例えばスクライブライン等の、
半導体装置完成後の動作特性に影響を及ぼさない特定さ
れる領域の上記絶縁膜を除去して、特に半導体ウエハの
中央部分の電荷が効果的に排除されるようにしているも
のである。
は、特に帯電を生ずる工程前に絶縁膜被膜が全面に形成
された半導体ウエハの、例えばスクライブライン等の、
半導体装置完成後の動作特性に影響を及ぼさない特定さ
れる領域の上記絶縁膜を除去して、特に半導体ウエハの
中央部分の電荷が効果的に排除されるようにしているも
のである。
［作用］ 上記のような半導体の製造方法によれば、例えば半導体
ウエハ表面のスクライブラインに対応する部分の板面絶
縁膜が除去され、露出された状態となっている。したが
って、このスクライブライン部分が、上記半導体ウエハ
の表面に帯電された電荷のリーク経路となるようにな
り、特にウエハ中央部分での帯電電荷が効果的に放電さ
れるようになり、ウエハ内の全ての領域でゲート破壊の
発生が確実に抑制されるようになって、信頼性の高い半
導体装置が製造されるようになるものである。
ウエハ表面のスクライブラインに対応する部分の板面絶
縁膜が除去され、露出された状態となっている。したが
って、このスクライブライン部分が、上記半導体ウエハ
の表面に帯電された電荷のリーク経路となるようにな
り、特にウエハ中央部分での帯電電荷が効果的に放電さ
れるようになり、ウエハ内の全ての領域でゲート破壊の
発生が確実に抑制されるようになって、信頼性の高い半
導体装置が製造されるようになるものである。
［発明の実施例］ 以下、図面を参照しながらこの発明の一実施例を説明す
る。第１図は、半導体製造工程において使用される半導
体ウエハ11を示すもので、このウエハ11の表面部分に
は、このウエハ11によって製造される多数のチップ12
a、12b、…をそれぞれ分離するための格子状にしたスク
ライブライン13が形成されている。
る。第１図は、半導体製造工程において使用される半導
体ウエハ11を示すもので、このウエハ11の表面部分に
は、このウエハ11によって製造される多数のチップ12
a、12b、…をそれぞれ分離するための格子状にしたスク
ライブライン13が形成されている。
この場合、この半導体ウエハ11の表面部分には、第２図
（Ａ）に拡大して示すように全面に亙り絶縁膜14が形成
されているものであり、チップ領域Ｃ１とＣ２との間に
スクライブライン領域Ｌが設定されているものである。
この絶縁膜14は、基本的に半導体の全加工工程において
形成設定されているものである。
（Ａ）に拡大して示すように全面に亙り絶縁膜14が形成
されているものであり、チップ領域Ｃ１とＣ２との間に
スクライブライン領域Ｌが設定されているものである。
この絶縁膜14は、基本的に半導体の全加工工程において
形成設定されているものである。
このように絶縁膜14の形成された半導体ウエハ11に対し
ては、半導体製造工程において、少なくとも帯電を生ず
る工程の前に、上記スクライブライン13の領域Ｌの絶縁
膜14を、第２図（Ｂ）に示すように除去する。そして、
半導体ウエハ11のスクライブライン13に相当する部分の
表面を露出させ、絶縁膜14に帯電されている電荷が速や
かに最も近接するスクライブライン13部分にリークされ
るようにする。
ては、半導体製造工程において、少なくとも帯電を生ず
る工程の前に、上記スクライブライン13の領域Ｌの絶縁
膜14を、第２図（Ｂ）に示すように除去する。そして、
半導体ウエハ11のスクライブライン13に相当する部分の
表面を露出させ、絶縁膜14に帯電されている電荷が速や
かに最も近接するスクライブライン13部分にリークされ
るようにする。
第３図は上記スクライブライン13に相当する部分の絶縁
膜14を除去する手段の例を説明するためのもので、まず
（Ａ）図のようにスクライブライン13が形成され、全体
が絶縁膜14によって覆われている半導体ウエハ11に対し
て、その全体を覆うようにしてホトレジスト膜15を形成
する。そして、マスクパターンを用いて露光し、上記ス
クライブライン13部分を除き、チップ領域Ｃ１、Ｃ２部
分を被覆するようなホトレジスト膜15が形成されるよう
にする。
膜14を除去する手段の例を説明するためのもので、まず
（Ａ）図のようにスクライブライン13が形成され、全体
が絶縁膜14によって覆われている半導体ウエハ11に対し
て、その全体を覆うようにしてホトレジスト膜15を形成
する。そして、マスクパターンを用いて露光し、上記ス
クライブライン13部分を除き、チップ領域Ｃ１、Ｃ２部
分を被覆するようなホトレジスト膜15が形成されるよう
にする。
そして、このパターニングされたホトレジスト膜15をエ
ッチングマスクとして用いて、絶縁膜14のエッチングを
行ない、第３図（Ｂ）に示すようにスクライブライン13
上の絶縁膜14を除去するものであり、その後上記ホトレ
ジスト膜15を除去すれば、第３図の（Ｃ）に示すように
スクライブライン13に相当する部分を露出させた半導体
ウエハ11が得られるようになる。
ッチングマスクとして用いて、絶縁膜14のエッチングを
行ない、第３図（Ｂ）に示すようにスクライブライン13
上の絶縁膜14を除去するものであり、その後上記ホトレ
ジスト膜15を除去すれば、第３図の（Ｃ）に示すように
スクライブライン13に相当する部分を露出させた半導体
ウエハ11が得られるようになる。
前述したように、半導体ウエハ11の加工工程において、
このウエハ11の表面部分に帯電状態が生ずると、製造さ
れた半導体素子にゲート破壊等の不良原因が発生し、半
導体装置の信頼性を損う。このようなゲート破壊現象
は、第４図（Ａ）に斜線で示すようにウエハ11の中央部
分で多数発生する。その理由は、半導体ウエハ11の中央
部分の電荷は、このウエハ11の周辺部分までの距離が大
きいものであるため、この周辺部分に設定されるウエハ
ホルダー、チャック等へ上記帯電電荷がリークされ難い
状態になり、その帯電分布状態が第４図の（Ｂ）に示す
ようになるからである。
このウエハ11の表面部分に帯電状態が生ずると、製造さ
れた半導体素子にゲート破壊等の不良原因が発生し、半
導体装置の信頼性を損う。このようなゲート破壊現象
は、第４図（Ａ）に斜線で示すようにウエハ11の中央部
分で多数発生する。その理由は、半導体ウエハ11の中央
部分の電荷は、このウエハ11の周辺部分までの距離が大
きいものであるため、この周辺部分に設定されるウエハ
ホルダー、チャック等へ上記帯電電荷がリークされ難い
状態になり、その帯電分布状態が第４図の（Ｂ）に示す
ようになるからである。
しかし、上記実施例で示したように、半導体ウエハ11の
全面に亙り形成されるスクライブライン13部分の絶縁膜
14を除去し、このライン13に近接する部分の帯電電荷が
上記ウエハ11の表面が露出する状態となるスクライブラ
イン13に対して容易にリークされるようになる。
全面に亙り形成されるスクライブライン13部分の絶縁膜
14を除去し、このライン13に近接する部分の帯電電荷が
上記ウエハ11の表面が露出する状態となるスクライブラ
イン13に対して容易にリークされるようになる。
したがって、半導体ウエハ11の中央部分の電荷も、上記
スクライブライン13部分のウエハ11の露出部に対して効
果的にリークされるようになる。すなわち、その後のウ
エハ11の加工時に電荷が発生するようになっても、この
電荷はすぐ近くのスクライブライン13部分から半導体ウ
エハ11にリークするようになり、したがってこのウエハ
11の全体の領域でゲート破壊等の発生を効果的に抑制で
きるようになるものである。
スクライブライン13部分のウエハ11の露出部に対して効
果的にリークされるようになる。すなわち、その後のウ
エハ11の加工時に電荷が発生するようになっても、この
電荷はすぐ近くのスクライブライン13部分から半導体ウ
エハ11にリークするようになり、したがってこのウエハ
11の全体の領域でゲート破壊等の発生を効果的に抑制で
きるようになるものである。
尚、上記実施例では半導体ウエハ11のスクライブライン
13部分の絶縁膜14を除去し、このライン13部分からウエ
ハ11の表面に生じた電荷をウエハ11にリークされるよう
に構成した。しかし、このスクライブライン13部分に限
らず、チップ内の絶縁膜を除去することが可能な領域、
すなわち絶縁膜を除去しても半導体装置完成後の動作特
性に影響を及ぼさない領域で、上記のように半導体ウエ
ハ11の表面を露出させ、電荷のリーク経路が形成される
ようにしてもよいものである。
13部分の絶縁膜14を除去し、このライン13部分からウエ
ハ11の表面に生じた電荷をウエハ11にリークされるよう
に構成した。しかし、このスクライブライン13部分に限
らず、チップ内の絶縁膜を除去することが可能な領域、
すなわち絶縁膜を除去しても半導体装置完成後の動作特
性に影響を及ぼさない領域で、上記のように半導体ウエ
ハ11の表面を露出させ、電荷のリーク経路が形成される
ようにしてもよいものである。
また、上記電荷のリーク経路を形成する絶縁膜の除去手
段は、実施例で示したようにホトリゾグラフィによる化
学エッチング手段の他に、ダイヤモンドカッタ、ダイシ
グ・ソー、レーザ光線等によって物理的ダメージを導入
し、半導体ウエハ表面を露出させるようにしても実施で
きる。特に、スクライブライン13に対して電荷リーク経
路を形成する場合には、このようなダメージは半導体素
子の動作特性に影響を与えないものであり、この手段は
効果的に適用できるものである。
段は、実施例で示したようにホトリゾグラフィによる化
学エッチング手段の他に、ダイヤモンドカッタ、ダイシ
グ・ソー、レーザ光線等によって物理的ダメージを導入
し、半導体ウエハ表面を露出させるようにしても実施で
きる。特に、スクライブライン13に対して電荷リーク経
路を形成する場合には、このようなダメージは半導体素
子の動作特性に影響を与えないものであり、この手段は
効果的に適用できるものである。
さらに、絶縁膜14を光ＣＶＤ法等でウエハ11の表面に形
成するような場合にあっては、特定される領域のみに選
択的に絶縁膜を推積するようにして、スクライブライン
部分のウエハ表面を露出する状態に設定することができ
る。
成するような場合にあっては、特定される領域のみに選
択的に絶縁膜を推積するようにして、スクライブライン
部分のウエハ表面を露出する状態に設定することができ
る。
［発明の効果］ 以上のようにこの発明に係る半導体装置の製造方法によ
れば、半導体ウエハに対して電荷が蓄積されるようにな
る加工工程の前に、例えばスクライブラインに相当する
部分の絶縁膜が除去される状態となっているものである
ため、半導体ウエハの表面の絶縁膜部分に生ずる電荷
は、そのすぐ近くに設定される絶縁膜の存在しない部
分、すなわち半導体ウエハの露出部分にリークされるよ
うになる。したがって、この半導体ウエハの全面に亙っ
て、電荷が蓄積されないようになるものであり、製造さ
れる半導体素子のゲート破壊等の不良の発生が効果的に
防止されるようになるものであり、製造される半導体装
置の信頼性が著しく向上されるものである。
れば、半導体ウエハに対して電荷が蓄積されるようにな
る加工工程の前に、例えばスクライブラインに相当する
部分の絶縁膜が除去される状態となっているものである
ため、半導体ウエハの表面の絶縁膜部分に生ずる電荷
は、そのすぐ近くに設定される絶縁膜の存在しない部
分、すなわち半導体ウエハの露出部分にリークされるよ
うになる。したがって、この半導体ウエハの全面に亙っ
て、電荷が蓄積されないようになるものであり、製造さ
れる半導体素子のゲート破壊等の不良の発生が効果的に
防止されるようになるものであり、製造される半導体装
置の信頼性が著しく向上されるものである。
第１図はこの発明の一実施例に係る半導体装置の製造方
法を説明するための半導体ウエハを示す図、第２図の
（Ａ）および（Ｂ）はそれぞれ上記半導体ウエハの一部
を拡大して示すものであり、このウエハのスクライブラ
イン部分の加工状態を説明する図、第３図の（Ａ）〜
（Ｃ）はそれぞれ上記スクライブライン部分の加工工程
を説明する図、第４図の（Ａ）は半導体ウエハの帯電状
態を示す図、第４図の（Ｂ）は上記半導体ウエハの表面
帯電分布の状態を示す図である。 11…半導体ウエハ、12a、12b、…チップ、13…スクライ
ブライン、14…絶縁膜、15…ホトレジスト膜。
法を説明するための半導体ウエハを示す図、第２図の
（Ａ）および（Ｂ）はそれぞれ上記半導体ウエハの一部
を拡大して示すものであり、このウエハのスクライブラ
イン部分の加工状態を説明する図、第３図の（Ａ）〜
（Ｃ）はそれぞれ上記スクライブライン部分の加工工程
を説明する図、第４図の（Ａ）は半導体ウエハの帯電状
態を示す図、第４図の（Ｂ）は上記半導体ウエハの表面
帯電分布の状態を示す図である。 11…半導体ウエハ、12a、12b、…チップ、13…スクライ
ブライン、14…絶縁膜、15…ホトレジスト膜。
Claims (3)
- 【請求項１】半導体ウエハの表面に、半導体装置完成後
の動作特性に影響を及ぼさない特定される領域を除いて
絶縁膜を形成し、前記特定される領域で絶縁膜の存在し
ない領域が存在されるように絶縁膜を形成する手段と、 この手段で特定される領域を除いて絶縁膜が形成された
状態で実施される、上記半導体ウエハの表面に帯電を生
ずる工程を含む半導体回路形成手段とを具備し、 上記帯電を生ずる工程の前に前記絶縁膜の存在しない領
域が形成され、上記特定される領域の絶縁膜の存在しな
いウエハ露出部分で、上記ウエハ表面部の帯電電荷のリ
ーク経路が形成されるようにしたことを特徴とする半導
体装置の製造方法。 - 【請求項２】上記絶縁膜を形成する手段は、上記半導体
ウエハ表面部全体に絶縁膜を形成する第１の手段、およ
び上記帯電を生ずる工程の前に上記手段で形成された絶
縁膜の上記特定される領域に対応する絶縁膜を除去する
第２の手段からなる特許請求の範囲第１項記載の半導体
装置の製造方法。 - 【請求項３】上記絶縁膜の除去される特定される領域
は、上記半導体ウエハに形成されるスクライブラインに
設定されるようにした特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132420A JPH065659B2 (ja) | 1985-06-18 | 1985-06-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132420A JPH065659B2 (ja) | 1985-06-18 | 1985-06-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61289615A JPS61289615A (ja) | 1986-12-19 |
| JPH065659B2 true JPH065659B2 (ja) | 1994-01-19 |
Family
ID=15080958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60132420A Expired - Fee Related JPH065659B2 (ja) | 1985-06-18 | 1985-06-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065659B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07265479A (ja) * | 1994-03-30 | 1995-10-17 | Sanshiyain Sports:Kk | スティックのヘッド |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100719A (en) * | 1980-12-15 | 1982-06-23 | Nec Home Electronics Ltd | Manufacture of semiconductor device |
-
1985
- 1985-06-18 JP JP60132420A patent/JPH065659B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07265479A (ja) * | 1994-03-30 | 1995-10-17 | Sanshiyain Sports:Kk | スティックのヘッド |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61289615A (ja) | 1986-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5136354A (en) | Semiconductor device wafer with interlayer insulating film covering the scribe lines | |
| US5237199A (en) | Semiconductor device with interlayer insulating film covering the chip scribe lines | |
| CN117238767A (zh) | 晶圆刻蚀方法、半导体器件制备方法以及半导体器件 | |
| KR980012203A (ko) | 반도체장치 콘택 오픈 검사 방법 | |
| US5885756A (en) | Methods of patterning a semiconductor wafer having an active region and a peripheral region, and patterned wafers formed thereby | |
| JPH065659B2 (ja) | 半導体装置の製造方法 | |
| JPH01260451A (ja) | ダイシングラインの形成方法 | |
| CN100499094C (zh) | 半导体元件 | |
| US5290709A (en) | Method of manufacturing semiconductor device | |
| US5864170A (en) | Semiconductor device having bonding pad and scribe line | |
| JPH11204506A (ja) | 回路パターンが形成されたウェハおよびその製造方法 | |
| US6093658A (en) | Method for making reliable interconnect structures | |
| KR100244296B1 (ko) | 반도체소자의 제조방법. | |
| US20050014364A1 (en) | Method of suppressing the effect of shining spots present at the edge of a wafer | |
| US20010007794A1 (en) | Method for fabricating a repair fuse box for a semiconductor device | |
| KR100379531B1 (ko) | 반도체 소자의 제조방법 | |
| KR100537423B1 (ko) | 반도체 소자의 패드 오픈 방법 | |
| KR20000012913A (ko) | 반도체장치의 비트라인 컨택 검사방법 | |
| JPS6037165A (ja) | 半導体装置の製造方法 | |
| WO2004082000A1 (en) | Method for forming pattern in semi-conductor device | |
| KR100267775B1 (ko) | 반도체소자의 제조방법 | |
| JPH08330250A (ja) | 半導体装置の製造方法 | |
| KR0141176B1 (ko) | 웨이퍼의 엣지 처리방법 | |
| KR20010058967A (ko) | 반도체소자의 형성방법 | |
| KR0185478B1 (ko) | 보호층 형성을 위한 레티클 및 그를 이용한 보호층형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |