TW280015B - - Google Patents
Download PDFInfo
- Publication number
- TW280015B TW280015B TW083111159A TW83111159A TW280015B TW 280015 B TW280015 B TW 280015B TW 083111159 A TW083111159 A TW 083111159A TW 83111159 A TW83111159 A TW 83111159A TW 280015 B TW280015 B TW 280015B
- Authority
- TW
- Taiwan
- Prior art keywords
- patent application
- item
- film
- layer
- level
- Prior art date
Links
- 239000010410 layer Substances 0.000 claims description 65
- 229910052751 metal Inorganic materials 0.000 claims description 51
- 239000002184 metal Substances 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 47
- 238000005530 etching Methods 0.000 claims description 25
- 230000000903 blocking effect Effects 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 9
- 238000009413 insulation Methods 0.000 claims description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 7
- 239000010931 gold Substances 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 238000005520 cutting process Methods 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 5
- 239000004642 Polyimide Substances 0.000 claims description 4
- 229920001721 polyimide Polymers 0.000 claims description 4
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- 238000009987 spinning Methods 0.000 claims description 2
- 238000012876 topography Methods 0.000 claims description 2
- 239000012044 organic layer Substances 0.000 claims 15
- 239000000956 alloy Substances 0.000 claims 1
- 229910045601 alloy Inorganic materials 0.000 claims 1
- 230000000994 depressogenic effect Effects 0.000 claims 1
- 230000001815 facial effect Effects 0.000 claims 1
- 238000004898 kneading Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 238000001020 plasma etching Methods 0.000 claims 1
- 239000011229 interlayer Substances 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 241000277331 Salmonidae Species 0.000 description 1
- 229910052770 Uranium Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 239000003353 gold alloy Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000004570 mortar (masonry) Substances 0.000 description 1
- 229910052755 nonmetal Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/94—Laser ablative material removal
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Description
經濟部中央標準局員工消費合作社印製 280015 at B7 五、發明説明(1) 發明背景 a )發明領域 本發明係關於一種適於製造例如閘陣列和應用特殊稹 體電路(AS I C )之半導體裝置之方法。 b)習知技藝之說明 就半導體稹體電路之種類而言,已知有閘陣列裝置, 其可製造多數型式之LSI。這些LSI之製造乃藉由準 備多數的基本元件群或基本邏輯電路之胞在半導體晶片上 ,而後,依照電路設計,只改變配線圖樣即可完成。對於 此種閘陣列裝雔,已有一種形成配線圖樣之方法,其最常 被使用且在電路設計後,藉由雷射光等切割必需之配線圖 樣即可完成。更特別而言,配線圖樣首先形成在一晶片上 ,而保護膜沉稹在含有配線蹁樣之晶片上。在電路設計後 ,在配線圖樣上欲被切割之保護膜受到移去以形成一窗, 而暴露在窗中之配線圖樣受到切割。以此方法,可在極短 的時間形成客戶用LS I。由此方法所製成I C之例爲由
Quick科技公司所製造之雷射可程式閘陣列(L P G A ) 〇 圖3 A爲此種I C存製造下半導髏晶片之部份平面圖 。如圖3 A所示,窗W1至W3形成在基底表面。第二金 屬配線屠M2暴露在窗W1至W3中。 阖3 B爲圖3 A之線III B — III B所截取之横截面園。 如ffl 3 B所示,第二金屬配線靨Μ 2形成在第二中間層絕 本紙張尺度適用中國囷家橾準(CNS)人4規格(210><297公釐) -4 - (請先閲讀背面之注意事項再填寫本頁) 裝-----J I訂._ —f i------ 經濟部中央標準局員工消費合作杜印製‘ 280015 at B7 五、發明説明(2) 緣膜5 2上,而中間層絕緣膜5 2沉積在第一金牖配線層 Μ 1上。當成保護膜之絕緣膜5 3沉稹在第二金屬配線層 M2上。絕緣膜5 3受選擇性的蝕刻以形成窗W2並暴露 第二金屬配線屉M2。絕緣膜5 2和5 3由,例如S ί Ν 之氧化物膜或S i 0之氧化膜所製成。 形成窗W 2之方法將說明如下。如圖4 A所示,在第 二金屬配線層M2形成在第二中間餍絕緣膜5 2上之後, 例如S i N之絕緣膜5 3藉由CVD而沉稹在第二金屬配 線屠M2和第二中間厝絕緣膜5 2之表面上。爲了選擇性 的暴露第二金屬配線厝M2,一光阻膜5 4形成在絕緣膜 5 3上,且暴露並顯影以形成阻止圖樣。未覆蓋光阻圖樣 之絕緣膜5 2受到鈾刻。蝕刻處理之執行藉由使用選擇性 的蝕刻於第二中間厝絕緣膜5 2和絕緣膜5 3之間。在蝕 刻處理後,可形成如圖3B所示之窗W2。 此種方法需要在第二金羼配線層Μ 2和覆盖第二金屬 配線層M2之絕緣膜5 3下,第二中間層絕緣膜5 2之不 同的膜性質。如果第二中間層膜5 2和絕緣膜5 3之性質 相同或相似,或是膜相對於蝕刻劑具有相似的蝕刻特性時 ,即使膜的性質不同,則無法達成充份的選擇性的蝕刻。 如果兩個膜皆由氧化膜所形成,在絕緣膜5 3下之第二中 間層絕緣膜5 2亦可能受到蝕刻,如圖4 Β所示,如此, 在第二中間層絕緣膜5 2下之第一金靥配線層Ml亦會暴 露。 由半導髋裝置之性能和製造程序之觀點而言,在許多 本紙張尺度適用中國國家梯準(CMS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝------ —訂 -------C i------ 經濟部中央標準局員工消费合作社印褽 280015 Α7 Β7 五、發明説明(3) 的情形下,非氧化矽之材料並不會使用當成中間屠絕緣膜 和保護絕緣膜。 爲了避免過度的蝕刻在絕緣膜下之第二中間層絕緣膜 ,特別是氧化矽,而造成可能之錯誤,於此使用之方法爲 控制欲形成在阻止膜中之窗之宽度。如圖4 C所示,光阻 膜5 4之開口 5 5之宽度設定成窄於絕緣膜5 3之凸出之 宽度Wt ,而宽於第二金靥配線層Μ 2之宽度Wμ ,因此 ,第二金屬配線層M2位在開口 5 5之區域內。藉由使用 阻止圖樣5 4當成蝕刻蝕膜,絕緣膜5 3受到蝕刻。而後 ,移去阻止圖樣5 4。具有宽度Ww之窗5 5 a乃形成如 圖4 D所示。 但是,已發現此方法並不適合於下述之情形。如圖 4 E所示,如果光阻止圓樣5 4之開口 5 5之位S偏離正 確之位置,如圖4F所示,絕緣膜5 3在第二金屬配線層 M2之左邊,因此,在另一區域造成過度的蝕刻。 如圖4G所示,如果光阻止圖樣5 4之開口 5 5之宽 度太大時,在第二金屬配線靥Μ 2之兩相對區域會形成過 度的蝕刻,如圖4 Η所示,而造成暴露下叠金屬配線層之 危險。 如圖4 I所示,如果開口 5 5之宽度太小,絕緣膜 5 3仍會與第二金屬配線層M2之側壁接觸,如圖4 J所 示。絕緣膜5 3亦會停留在第二金屬配線屠M2之上表面 上。 如圖4 F,4 Η和4 J所示之情形皆難以準確的切割 本紙張尺度適用中國國家標隼(CNS〉A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) ---I ~m.-訂-----C 外---I 11 A7 B7 280015 五、發明説明(4) 第二金屬配線層M2。 發明概要 本發明之目的旨在提供一種半導體裝置之製造方法, 其可準確的在一絕緣膜中形成一窗,而該窗暴霣一上叠金 屬配線層。 本發明之另一目的乃在提供一種具有多層配線結構之 配線層之硬配線閘陣列裝置之製造方法,其可在具有和配 線圖樣之物理特點(凸起)一致之中間層絕緣膜中形成窗 ,該窗與該物理特點互相對齊。 依照本發明之一觀點,本發明提供一種半導髗裝«的 製造方法,包含之步驟爲: 在接線層圖樣上形成一絕緣膜,該接線層圖樣形成在 —基底上: 在膜之全部表面形成平面膜,直到該平面膜之表面平 坦爲止,該平面膜由具有和絕緣膜不同性質之材料所形成 移去平面膜,直到形成在金靥配線圓樣之頂上之絕緣 膜之部份表面區域暴霣; 在暴露絕緣膜和平面膜之表面上形成一阻止膜: 在阻止膜上定圚樣以形成一阻止圖樣,該阻止圖樣具 有一開口至少暴露該絕緣膜之部份暴露表面區域:和 選擇性的移去未覆蓋平面膜和阻止圖樣之絕緣膜之部 份區域,並暴露金屬配線圚樣之一部份區域。 本紙張尺度適用中國國家揉準(CNS ) A4说格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製
tl^^i —^ϋ n^— 一OJnn ^ - - I A7 280015 B7 五、發明説明(5) 最好的是,在前述步驟後,移去阻止圖樣和平面膜。 由於平面膜覆蓋整個非絕緣膜之暴露部份表面區域, 其可以使用當成蝕刻掩模,其中該絕緣膜沉積在配線圖樣 上。如果平面膜之蝕刻阻止力是充足的,就不太需要考慮 介於絕緣膜和其下金屬間之蝕刻選擇率。爲了移去絕緣層 以形成一窗以暴露所需金屬配線圖樣之區域,寬之宽度以 自我對齊之方式由金屬配線圖樣之寬度和形成在金屬配線 圖樣之側壁上之絕緣層之宽度而決定。因此,可能暴鳟金 屬配線厝之頂和側壁。因此,即使阻止圚樣有一些位移或 尺寸上之錯誤,用以暴露金屬配線圚樣之窗之準確性並不 會受到太大的影響。窗之宽度變化變的相當小。再者,由 於阻止圖樣之開口宽度可製成相當大,其無需以高精準性 形成阻止圖樣,並考廉尺寸錯誤之可能性。此種製造方法 提供配線區域之區域邊界,並改進製造產量。 附圖簡述 圖1 A至1 Η爲横截面圚,其說明依照本發明之一實 施例之半導體裝置之製造方法之主要步驟; 圚2爲形成在如圖1 Ε所示之步驟中之窗之平面圖; 圖3 Α和3 Β爲習知技藝中用以形成一窗以暴露一金 靥配線層之概略圖,圖3 A爲顯示介於金靥配線餍和窗間 關係之平面圖,而圖3 B爲金屬配線層Μ 1和Μ 2之概略 横截面圖:和 圖4 Α至4 J爲習知半導髗裝»之製造方法之橫截面 本紙張尺度適用中國國家榡準(CNS〉Α4規格(210Χ297公釐) (請先閲讀背面之注意事項再填寫本頁) .裝-----Γ I 訂 ------Λ 經濟部中央標準局貝工消費合作社印製 280015 A7 B7 經濟部中央標準局員工消费合作社印裝 五、發明説明(6) 較佳實施例之詳細說明 半導髏稹體電路裝置之整合層度愈來愈高之趨勢愈來 愈强烈,對於高度整合半導體裝置而言,配線圖樣變的相 當複雜,且多層配線結構之配線層數目傾向於增加。因此 ,對於介於多數配線層間之隔離而言,必需設置中間層絕 緣膜於相鄰配線層間。 覆盖著形成在平坦下叠層表面上之配線圖樣之中間厝 絕緣膜在許多情形中具有與配線圖樣之地形相配合之凸起 和凹陷。如果需要中間層絕緣膜之平坦表面,則執行一平 面處理或形成一平面膜。 具有所需電路之L S I可藉由選擇性的使用形成在閘 陣列裝置之半導體晶片上之基本邏輯電路(包)而形成。 一種廣泛使用之方法爲在一晶片上形成下叠配線層,且在 «路設計後,形成一上叠配線層。爲了在電路設計後縮短 製造最終半導體裝置之時間,在《路設計之前,形成愈多 的上叠配線圖樣愈好。爲此,已提出之方法爲預期經常會 使用之上叠配線圖樣以比實際所需之數量更多的形成,而 在電路設計後,割去不必要的上叠配線圖樣。關於割去配 線圖樣之方法,在配線圖樣上之中間餍絕緣膜受選擇性的 除去以形成暴露配線圚樣之窗,而雷射光照射入窗中以使 配線圖樣熔融和蒸發。 爲了形成用以切割配線圖樣之窗,可利用覆盖配線層 (請先閱讀背面之注意事項再填寫本頁) 裝 本紙張尺度適用中國國家橾隼(CNS ) A4说格(210X297公釐) 280015 A7 B7 五、發明説明(7) 之中間層絕緣膜之凸起和凹陷。 本發明之實施例將參考附圖說明如下。圖1A和1 Η 爲横截面圖,其說明依照本發明之實施例之半導體裝置之 製造方法。如圖1 Α所示,多晶矽之下叠金颶配線層Μ 1 ,障蔽金屬和鋁或鋁合金之叠合結構,多晶矽和耐火金屬 (多晶矽化物)之叠合結構,鋁,鋁合金,或其他金屬形 成在S i基底1之絕緣表面上。S i基底1之絕緣表面以 化學蒸鍍(CVD )氧化矽膜而形成或滲雜P或之矽酸 塩玻璃膜(例如PSG,BPSG)而形成。MOS電晶 體和其他元件形成在S i基底中,在絕綠表面下。下叠金 屬配線層Μ 1以濺鍍形成。如果下®金屬配線層Μ 1由例 如WS i之矽化物或W所製成時,層Ml可以CVD法形 成0 金屬配線靥Μ 1之表面覆羞以中間層絕緣膜2例如氧 化矽膜和氧化矽膜。由鋁,鋁合金,或其他金雇所製成之 上叠金屬配線圖樣M2 a,M2 b……形成在絕緣膜2上 。中間層絕緣膜2如同矽基底1之絕緣表面般的以CVD 法形成。於此可使用例如旋壓玻璃之具有良好平面特性之 氧化膜。中間層絕緣膜之表面最好爲平坦的。上叠金屬配 線層Μ 2由濺鍍製成。而後形成極有可能在矽基底1上使 用當成半導體配線圔樣之金屬配線圖樣Μ。在電路設計後 ,切割不必要之金屬配線圖樣M2。 如氧化矽膜和氧化矽膜之絕緣膜3形成在上叠金屬配 線圖樣M2上。絕緣膜3由例如低壓CVD法所形成,絕 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) -10 · (請先閲讀背面之注意事項再填寫本頁) 裝. 訂1. 經濟部中夬橾隼局員工消費合作社印製 28Q015 A7 B7 五、發明説明(8) 緣膜之表面與下叠表面配合。 如圖1 B所示,在竃路設計後且欲受切割之上叠金屬 配線圖樣之點決定後,藉由塗覆等,將平面膜4形成在絕 緣膜3中。平面膜4由例如光阻物,聚亞胺等所製成,且 其蝕刻性質與絕緣膜3不同。平面膜4需等到表面變成平 坦才完成,而無關於金羼配線圖樣M2之凹陷或凸起。由 於在上叠金屬配線層切割處理後,平面膜4才移去,膜4 之材料選擇主要考慮其蝕刻選擇率。 其次,如圚1 C所示,平面膜4蝕回直到絕緣膜3之 凸起表面暴露爲上。例如,如果平面膜4由阻止物所組成 ,其乃在一平行板型乾蝕刻系統中蝕刻,流經3 0 0 s c cm.之氧和6 0 s c cm之氣,混合以5%之氣氣之 蝕刻氣體,在0. 5 5Τοτ· r之壓力下,2 3 0 °C之基 底溫度,和2 0 0W,在1 3 · 5 6MHz之RF能量下 。當絕緣膜3之凸起暴露而平面膜4 a仍未蝕刻時,蝕刻 處理中止,如圖1 C所示。 經濟部中央標準局員工消费合作社印製 如圖1 D所示,阻止膜5塗覆在一部份的絕緣膜3和 平面膜4上,並暴露和顯影以形成一阻止圖樣5,其具有 相關於在上叠金屬配線圖樣Μ 2之切割點區域上之開口。 如果阻止圖樣5可選擇所需之暴露絕緣膜3之凸起,則上 述已是足夠的。非凸起之絕緣膜3之表面覆蓋平面膜4 a 。形成在絕緣膜3中之開口形狀由平面膜4 a所決定。因 此,阻止圖樣5之準確性可以是相當粗糙的。 如圖1 E所示,絕緣膜3受選擇性的蝕刻。例如,如 11 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標隼局員工消費合作杜印製 A 7 B7 五、發明説明(9) 果絕緣膜3爲氧化矽,其乃在一平行板型乾蝕刻系統中蝕 刻,以 5sccm 之 CF4 ,30sccm 之 CHF3 和 1 0 0 s c cm之Ar之蝕刻氣體,在2 0 OmTo r r 之壓力下,室溫之基底溫度,和7 0 OW,1 3. 5 6 ΜΗ z之R F能量下蝕刻。具有暴霣表面之絕緣膜3受到 蝕刻,而阻止圖樣5和平面膜4 a當成蝕刻掩模。 圖2爲金屬配線切割前,圖1E所示之裝置之平面圚 。開口形成在阻止膜5上。在此開口中,由平面膜4 a而 界定之窗6 a和6 b暴露出。在窗6 a和6 b處之絕緣膜 3受到蝕刻,且上叠金觴配線圖樣M2 a和M2 b暴露出 。金屬配線圖樣M2 a和M2 b之頂和側壁暴露在兩窗 6 a和6 b中。如果蝕刻處理之執行使得在上*金屬配線 圖樣M2之側壁上之絕緣膜3完全蝕刻時,上叠金屬配線 圖樣M2之頂部則過度蝕刻。但是,因爲圖樣M2爲欲切 割之圖樣,因此,過度蝕刻不會造成問題。由於絕緣膜3 之肩部些微的彎曲,此一致深度之蝕刻在中間層絕緣膜2 中形成彎曲區域。但是,如果剩餘之中間層絕緣膜2之厚 度足夠的話,上述之情形亦不會構成任何實質之問題。 如圖1 F所示,阻止圖樣5和平面膜4 a以拋光或其 他處理移去。 因此,具有寬度WP之窗W形成如圖1 G所示。 在非金屬配線圖樣M2 a和M2 b之頂和側壁區域之 絕緣膜3並未蝕刻。結果,窗W之側向宽度並非決定於阻 止圖樣5,而是以自我對齊方式,由金靥配線圖樣M2之 本紙張尺度適用中國國家標準〈CNS ) A4規格(210X297公釐〉 -12 ' {•裝— (請先閱讀背面之注意事項再填寫本頁) 訂· A7 B7 280015
五、發明説明(U 宽度和形成在金扃配線圓樣Μ 2上之絕緣膜3之厚度所決 定。 在上述對於絕緣膜3之蝕刻處理中,最好的是由阻止 物等所製成之平面膜4 5 a可充份的耐於蝕刻,且具有一 厚度足以不受到完全蝕刻。例如,如果絕緣膜3受蝕刻 1. 2 #m,由阻止物(光敏阻止材料)所製成的平面膜 4 a之厚度則設定爲〇. 4 pm或更厚。在此例中,所需 蝕刻選擇率爲1. 2/0. 4=3或更高。此種選擇率可 以利用上述之乾蝕刻法充份的完成。 如圖1 Η所示,例如A r雷射光之雷射光8施加至暴 露在窗中之上叠金靥配線餍M2 a和M2 b,以便將其切 割。 由於欲被切割之上叠金屬配線屠之頂和側壁暴露出, 配線圖樣乃可靠的受到切割。由於下叠金屬配線圖樣覆盖 以具有充足厚度之中間層絕緣膜,它們可受到保護而免於 雷射光之照射。 本發明已參照較佳實施例說明如上。但是,本發明並 不受限於上述之實施例。例如,本發明亦可應用至具有超 過兩層之多位準配線層。明顯的,對於热悉此項技藝之人 士而言,各種不同的改變,更換,修飾,改進,或結合仍 未能悖離下述之申請專利範園之範《。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) _ 13 . (請先閲讀背面之注意事項再填寫本頁) •裝· 經濟部中央標準局員工消费合作社印製
Claims (1)
- 280015 cl D8 六、申請專利範圍 1 .—種半導體裝置的製造方法,包含之步驟爲: 在接線層圖樣上形成一絕緣膜,骸接線層圖樣形成在 —基底上: 在膜之全部表面形成平面膜,直到該平面膜之表面平 坦爲止,該平面膜由具有和絕緣膜不同性質之材料所形成 « 移去平面膜,直到形成在金鹰配線圖樣之頂上之絕緣 膜之部份表面區域暴露; 在暴露絕緣膜和平面膜之表面上形成一阻止膜; 在阻止膜上定圖樣以形成一阻止圖樣,該阻止圖樣具 有一開口至少暴露該絕緣膜之部份暴露表面區域:和 選擇性的移去未覆盖平面膜和阻止圖樣之絕緣膜之部 份區域,並暴露金靥配線圚樣之一部份區域。 2·如申請專利範園第1項所述之方法,進一步包含 在前述步騍後,移去阻止圖樣和平面膜之移去步驟。 3 ·如申請專利範圍第2項所述之方法,進一步包含 ,在移去步驟後,切割該暴露金屬配線圇樣之步驟。 經濟部中央標準局貝工消費合作社印製 ---------{裝— (請先閲讀背面之注意事項再填寫本頁) 4. 如申請專利範圍第3項所述之方法,其中該切割 步驟包括雷射光之照射。 5. 如申請專利範園第1項所述之方法,其中該平面 膜實質的由阻止物所組成。 6. 如申請專利範圍第1項所述之方法,其中該平面 膜實質的由聚亞胺。 7. 如申請專利範園第1項所述之方法,其中該金屬 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐) -14 - 經濟部中央標準局負工消费合作社印装 B8 C8 D8 六、申請專利範圍 ~ 配線圓樣爲一上叠金靥配線圖樣形成在平坦絕緣膜之表面 ,該平坦絕緣膜埋設一下叠金屬配線圖樣。 8.如申請專利範圍第7項所述之方法,其中該上叠 金屬配線圖樣由Α ί或A 5合金所製成。 9 ·如申請專利範園第1項所述之方法,其中形成絕 緣膜之步驟形成一絕綠膜,其具有一表面以配合下叠表面 之凸起或凹陷。 10·如申請專利範園第9項所述之方法,其中移去 平面膜之步驟包括反應離子蝕刻。 1 1 · 一種半導體裝置之製造方法,包含之步驟爲: (a )提供一種半導體基底,包含: (a—1)第一位準配線層: (a—2)第二位準配線膜: (a — 3 )第一中位準絕緣膜,其隔離第一位準配線 層和第二位準配線膜;和 (a — 4 )第二中位準絕緣膜,其形成在第二位準絕 緣膜之上,且具有凸起之第三位準和低於第三位準而凹陷 之第四位準,並使第二位準配線絕緣膜: (b) 在半導髖基底上形成一第一有機層; (c) 部份的移去有機厝以暴露凸起: (d) 除了第二位準絕緣層之凸起之一部份仍然暴霣 外,選擇的在基底上形成第二有機層:和 (e) 選擇的蝕刻第二中位準絕緣層之暴露部份以在 第二位準配線膜上形成自我對準窗。 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐) ---------f^— I--11 11--I ( (請先閲讀背面之注意事項再填寫本頁) 15 經濟部中央標準局属工消费合作社印製 BS C8 D8 六、申請專利範圍 12.如申請專利範園第11項所述之方法,進一步 包含之步驟爲: (f )在步驟(e )之後,移去第一和第二有機層。 1 3.如申請專利範圍第1 1項所述之方法,其中第 —有機層和第二有機層包含阻止材料。 1 4.如申請專利範圍第1 1項所述之方法,其中第 一有機層和第二有機層由聚亞胺所製成。 15.如申請專利範圍第11項所述之方法,其中第 一中位準絕緣層和第二中位準絕緣層由選自含有旋壓玻璃 (SOG) ,PSG,和BPSG之群之材料所製成。 1 6.如申請專利範圍第1 1項所述之方法,其中第 一中位準絕緣層和第二中位準絕緣層由CF4和CHF和 A r之混合氣體所蝕刻。 1 7.如申請專利範圍第1 1項所述之方法,其中第 —有機層和第二有機層由〇2 ,H2和N2之混合氣體所 蝕刻。 18. 如申請專利範園第11項所述之方法,其中步 騍(c )以蝕回處理執行。 19. 如申請專利範圍第11項所述之方法,其中步 騄(e )以乾蝕刻處理執行。 2 0.如申請專利範圍第1 1項所述之方法,其中在 步騍(e)之第二中位準絕緣層對第一有機層之蝕刻選擇 率大於3。 2 1 · —種多曆半導體裝置之製造方法,包含之步驟 本紙張尺度逋用中國國家揉準(CNS ) A4洗格(210X297公釐) n^— I— n I 1^1 In— ml n^i --"eJ—JTW (請先閲讀背面之注意事項再填寫本頁) 16 280015 ?! - D8 六、申請專利範圍 (a )提供一基底,其具有多層結構,至少具有第一 位準配線層,第二位準配線層,和使前兩者絕緣之第一中 位準絕緣層: (b )在多層結構上形成第二中位準絕緣層,第二中 位準絕緣層具有凸起和凹陷以轉換多層結構上之地形; (c )形成第一掩模厝,其具有相關於在半導體基底 上之凸起之孔洞: (d)除了第二中位準絕緣層之凸起之一部份區域仍 然暴露外,選擇性的形成第二掩模層在基底上;和 (e )經由第一和第二掩棋層,選擇性的蝕刻第二位 準絕緣層之暴露部份以在第二位準配線膜上形成自我對準 窗。 2 2.如申請專利範圍第2 1項所述之方法,進一步 包含之步驟爲: (f)在步驟(e)之後,移去第一和第二有機層。 經濟部中央標準局貝工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) 2 3.如申請專利範圍第2 1項所述之方法,其中第 —掩模厝和第二有機屉包含阻止材料。 2 4 .如申請專利範園第2 1項所述之方法,其中第 一掩棋層和第二掩模層由聚亞胺所製成。 2 5.如申請專利範圍第2 1項所述之方法,其中第 一中位準絕緣層和第二中位準絕緣層由選自含有旋壓玻璃 (SOG) ,PSG,和BPSG之群之材料所製成。 2 6 .如申請專利範圍第2 1項所述之方法,其中第 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -17 - B8 C8 ____D8 六、申請專利範圍 一中位準絕緣層和第二中位準絕綠層由CF4和CHF和 A r之混合氣體所蝕刻。 2 7.如申請專利範圍第2 1項所述之方法,其中第 一有機層和第二有機層由〇2 ,Hz和N2之混合氣髏所 触刻。 2 8 如申請專利範圍第2 1項所述之方法,其中步 驟(c)以蝕回處理執行。 2 9.如申請專利範園第2 1項所述之方法,其中步 驟(e)以乾蝕刻處理執行。 3 0 .如申請專利範圍第2 1項所述之方法,其中在 步驟(e)之第二中位準絕緣層對第一有機層之蝕刻選擇 率大於3。 (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部中失標率局貝工消費合作社印裝 本紙張尺度逋用中國國家揉準(CNS ) A4規格(210X297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5304441A JP2993339B2 (ja) | 1993-12-03 | 1993-12-03 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW280015B true TW280015B (zh) | 1996-07-01 |
Family
ID=17933051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW083111159A TW280015B (zh) | 1993-12-03 | 1994-11-30 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5851856A (zh) |
JP (1) | JP2993339B2 (zh) |
KR (1) | KR0161720B1 (zh) |
TW (1) | TW280015B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8147265B2 (en) | 2006-07-10 | 2012-04-03 | Fci | Card edge connector and latch thereof |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6767828B2 (en) * | 2001-10-05 | 2004-07-27 | International Business Machines Corporation | Method for forming patterns for semiconductor devices |
JP4282447B2 (ja) * | 2003-11-26 | 2009-06-24 | 株式会社東芝 | リソグラフィ評価方法、リソグラフィプロセスおよびプログラム |
KR20090077511A (ko) * | 2008-01-11 | 2009-07-15 | 삼성전자주식회사 | 콘택홀 형성 방법 및 이를 포함하는 반도체 소자의 제조방법. |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5414165A (en) * | 1977-07-05 | 1979-02-02 | Oki Electric Ind Co Ltd | Selective oxidation method for semiconductor substrate |
JPS5546582A (en) * | 1978-09-29 | 1980-04-01 | Nec Corp | Method of fabricating semiconductor device |
JPS5840852A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型mos半導体装置及びその製造方法 |
FR2537779B1 (fr) * | 1982-12-10 | 1986-03-14 | Commissariat Energie Atomique | Procede de positionnement d'un trou de contact electrique entre deux lignes d'interconnexion d'un circuit integre |
JPS6037165A (ja) * | 1983-08-08 | 1985-02-26 | Fuji Electric Corp Res & Dev Ltd | 半導体装置の製造方法 |
JPS6060766A (ja) * | 1983-09-14 | 1985-04-08 | Toshiba Corp | 半導体装置の製造方法 |
FR2561443B1 (fr) * | 1984-03-19 | 1986-08-22 | Commissariat Energie Atomique | Procede pour interconnecter les zones actives et/ou les grilles d'un circuit integre cmos |
JPS6122650A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 欠陥救済方法および装置 |
JPS61111563A (ja) * | 1984-11-05 | 1986-05-29 | Mitsubishi Electric Corp | 半導体装置の金属配線切断方法 |
FR2577141B1 (fr) * | 1985-02-13 | 1993-11-12 | Elf France | Protection des hydrocarbures contre l'action de microorganismes |
US4689112A (en) * | 1985-05-17 | 1987-08-25 | Emergent Technologies Corporation | Method and apparatus for dry processing of substrates |
US4666553A (en) * | 1985-08-28 | 1987-05-19 | Rca Corporation | Method for planarizing multilayer semiconductor devices |
US4675984A (en) * | 1985-09-19 | 1987-06-30 | Rca Corporation | Method of exposing only the top surface of a mesa |
US4740485A (en) * | 1986-07-22 | 1988-04-26 | Monolithic Memories, Inc. | Method for forming a fuse |
US4829025A (en) * | 1987-10-02 | 1989-05-09 | Advanced Micro Devices, Inc. | Process for patterning films in manufacture of integrated circuit structures |
JP2708451B2 (ja) * | 1988-03-16 | 1998-02-04 | 株式会社日立製作所 | エネルギビームを用いた加工方法 |
US5139963A (en) * | 1988-07-02 | 1992-08-18 | Hitachi, Ltd. | Method and a system for assisting mending of a semiconductor integrated circuit, and a wiring structure and a wiring method suited for mending a semiconductor integrated circuit |
US5021121A (en) * | 1990-02-16 | 1991-06-04 | Applied Materials, Inc. | Process for RIE etching silicon dioxide |
US5173442A (en) * | 1990-07-23 | 1992-12-22 | Microelectronics And Computer Technology Corporation | Methods of forming channels and vias in insulating layers |
US5096850A (en) * | 1991-04-23 | 1992-03-17 | Harris Corporation | Method of laser trimming |
US5466636A (en) * | 1992-09-17 | 1995-11-14 | International Business Machines Corporation | Method of forming borderless contacts using a removable mandrel |
-
1993
- 1993-12-03 JP JP5304441A patent/JP2993339B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-30 US US08/346,672 patent/US5851856A/en not_active Expired - Lifetime
- 1994-11-30 TW TW083111159A patent/TW280015B/zh not_active IP Right Cessation
- 1994-12-03 KR KR1019940032714A patent/KR0161720B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8147265B2 (en) | 2006-07-10 | 2012-04-03 | Fci | Card edge connector and latch thereof |
Also Published As
Publication number | Publication date |
---|---|
JP2993339B2 (ja) | 1999-12-20 |
JPH07161684A (ja) | 1995-06-23 |
US5851856A (en) | 1998-12-22 |
KR0161720B1 (ko) | 1999-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6288454B1 (en) | Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same | |
JP3219909B2 (ja) | 半導体装置の製造方法 | |
TWI308374B (en) | Method of manufacturing multi-level contacts by sizing of contact sizes in integrated circuits | |
EP0536992B1 (en) | Semiconductor planarization process | |
US20030207207A1 (en) | Method of fabricating a semiconductor multilevel interconnect structure | |
JPH09153545A (ja) | 半導体装置及びその製造方法 | |
JP2000340529A (ja) | 半導体装置 | |
US6303458B1 (en) | Alignment mark scheme for Sti process to save one mask step | |
TW280015B (zh) | ||
US6071812A (en) | Method of forming a modified metal contact opening to decrease its aspect ratio for deep sub-micron processes | |
EP1211718B1 (en) | A method to eliminate top metal corner shaping during bottom metal patterning for MIM capacitors | |
US6248252B1 (en) | Method of fabricating sub-micron metal lines | |
US6639320B2 (en) | Reticle for creating resist-filled vias in a dual damascene process | |
JPH08279488A (ja) | 半導体装置の製造方法 | |
US6096579A (en) | Method for controlling the thickness of a passivation layer on a semiconductor device | |
KR100297901B1 (ko) | 고성능집적회로용의저rc다중레벨배선방법 | |
US20010048162A1 (en) | Semiconductor device having a structure of a multilayer interconnection unit and manufacturing method thereof | |
US20050142856A1 (en) | Method of fabricating interconnection structure of semiconductor device | |
TWI251264B (en) | Method for burying resist and method for manufacturing semiconductor device | |
JP2005506700A (ja) | 半導体回路製造のためのマルチレベル多結晶シリコンタイリング | |
KR100246101B1 (ko) | 반도체 장치의 다층 금속 배선 구조 및 그 형성 방법 | |
US6017662A (en) | Method of reducing laser mark peeling | |
JP2000357743A (ja) | 半導体装置およびその製造方法 | |
KR100929424B1 (ko) | 반도체 소자의 패드 형성방법 | |
KR20010113520A (ko) | 이중 상감 구조 및 커패시터를 가진 집적회로의 제조 공정 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |