KR100297901B1 - 고성능집적회로용의저rc다중레벨배선방법 - Google Patents

고성능집적회로용의저rc다중레벨배선방법 Download PDF

Info

Publication number
KR100297901B1
KR100297901B1 KR1019920026431A KR920026431A KR100297901B1 KR 100297901 B1 KR100297901 B1 KR 100297901B1 KR 1019920026431 A KR1019920026431 A KR 1019920026431A KR 920026431 A KR920026431 A KR 920026431A KR 100297901 B1 KR100297901 B1 KR 100297901B1
Authority
KR
South Korea
Prior art keywords
layer
nitride
flat surface
metal
forming
Prior art date
Application number
KR1019920026431A
Other languages
English (en)
Other versions
KR930014953A (ko
Inventor
메흐르다드엠.모슬레히
Original Assignee
윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 비. 켐플러, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 윌리엄 비. 켐플러
Publication of KR930014953A publication Critical patent/KR930014953A/ko
Application granted granted Critical
Publication of KR100297901B1 publication Critical patent/KR100297901B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

새로운 "저 RC 다중 레벨 배선" 기술이 향상된 0.5 ㎛ 이하의 실리콘 기술을 위해 제공된다. 제안된 공정은 상당수의 중요한 특징, 즉, i) 여러가지 금속 시스템(Al, Cu, W 등)과의 호환성, ii) "공기 갭" 인터레벨 유전체, iii) 표준적인 제조 공정과의 호환성, iv) 훌륭한 기계적 안정성 및 v) 밀봉된 패키지 기술과의 호환성을 포함한다. 알루미늄에 기초한 향상된 배선 기술과 비교할 때 새로운 배선 시스템은 RC 지연을 6배 만큼 감소시킬 수 있다. 그 효과로는 낮은 전력 소모 및 높은 동작 주파수와 같은 주요한 칩 성능 향상을 들 수 있다. 이 기술은 공기 갭 기술을 실리콘 도메인 내로 잘 확장시키고 축소를 가능하게 하는 기술이다.

Description

고성능 집적 회로용의 저 RC 다중 레벨 배선 방법
제1도 내지 제2a도, 제3도 내지 제9도, 제12도 내지 제23도는 본 명세서에서 기술된 공정에 따라 제조된 구조의 단면도.
제2b도는 네가티브 상 2 용의 마스크 패턴 아래에 피착된 네가티브 상 1의 사용을 위한 마스크 패턴[네가티브 상이란 포지티브 포토레지스트와 관련하여 다크 필드(dark field) 마스크를 사용함을 뜻함].
제10도 및 제11도는 본 명세서에 기술된 공정 단계로부터 형성된 구조물의 단면을 나타내는 도면.
제24도는 패시베이션 오버층(passivation overlayer) 밀봉 공정 이전에 육방 질화물 지지 구조의 상부에 피착된 질화물 오버층 그리드의 평면도.
<도면의 주요부분에 대한 부호의 설명>
2 : 질화 실리콘 4 : 기판
6 : 인터레벨 산화물 유전체 1(ILD1) 8 : 트렌치
9 : 비아(접촉 구멍) 10 : 컨포멀 핵 생성/글루층
12 : 구리층
반도체 기술(CMOS, 바이폴라, BiCMOS)이 0.5 미크론 이하로 축소되면서 상호 연결 기생 저항 및 캐패시턴스 요소는 가장 중요한 문제가 될 것이다. 알루미늄에 기초한(또는 고융점 금속에 기초한) 배선 시스템과 관련된 기생 저항 및 캐패시턴스 요소는 RC 지연으로 인한 칩 성능의 저하를 초래할 수 있다. 또한 이들 배선 기생 요소는 전체적인 칩의 전력 소모를 증가시키고 신호의 누설 가능성을 증가시킨다. 그 결과, 소위 저RC 배선 기술의 개념 및 개발은 향상된 반도체 기술을 0.5 미크론 미만으로 축소화시키는데 있어서 가장 중요하고 필수적인 것이다.
저RC 배선 시스템은 저저항 금속선 또는 저유전율 유전체 중 하나, 또는 양호하게는 양자 모두를 요구함이 명백하다. 지금까지의 대부분의 종래 기술은 저저항 배선 시스템의 개발에 주력하였는데 이에는 다음의 것들이 포함된다.
물리적 기상 피착(PVD), 화학적 기상 피착(CVD) 또는 무전해 피착(P = 1.7 μΩcm)에 의한 구리 배선.
무전해 피착 또는 다른 기술에 의한 금 배선.
액체 질소(77k)와 같은 저온에서의 알루미늄(Al) 기초 배선 시스템(25 ℃와 비교해서 77k에서는 4 내지 5배 알루미늄 비저항을 감소시킴).
초전도 전송선 배선.
이들 모든 선택적인 금속 배선 시스템에도 불구하고 실온 알루미늄 기초 배선이 주된 배선 시스템이다.
IC 배선을 위한 저유전율 유전체의 영역에서는 개발 작업이 거의 진전되지 않았다. 이산화 실리콘이 실리콘 IC 기술에 사용된 주된 인터레벨 유전체 물질이었다. 또한, 일부 고속 갈륨 비소(GaAs) 기술은 디바이스 배선 지연을 줄이기 위해 공기 브리지(air bridge)를 사용하였다. 그러나, 종래의 공기 브리지 기술은 보통 복수의 금속 층 및 밀봉한(hermetically sealed) 패키지를 가진 향상된 실리콘 IC에는 적합하지 않다.
따라서, 표준적인 실리콘 기초 기술 및 밀봉한 패키지에 적합하고 제조 가능한 저RC 배선 기술이 필요하다. 저RC 배선 기술은 복수의 금속 평탄층(예를 들면 3개 이상)을 갖는 향상된 반도체 기술에도 쉽게 적용할 수 있어야 한다. 전체적인 백 엔드(back-end) 제조 수율 및 칩 신뢰도는 최소한 표준 기술의 수율 및 신뢰도 만큼은 양호해야 한다.
본 발명은 인접 금속층 및 다중 레벨 배선 시스템 사이의 공기 갭(εr=1) 층간 유전체의 형성을 가능하게 한다. 금속선은 알루미늄, 텅스텐, 구리, 금 등과 같은 소정의 적합한 도전성 금속으로 제조될 수 있다. 본 발명의 배선 시스템은 훌륭한 기계적 안정성 및 전반적인 신뢰도를 제공한다. 제조 공정의 복잡성은 종래의 배선 기술과 상당히 비슷하다. 다음에 설명되는 공정 흐름은 (CVD법에 의해 형성된) 구리 배선에 기초한다. 그러나, 다중 레벨 배선 제조 흐름은 어떤 금속 물질 시스템과도 완전한 호환성을 갖는다. 낮은 전기적 비저항(1.7 μΩcm의 구리 대 2.7 μΩcm의 알루미늄)으로 인해, 향상된 0.5 ㎛ 이하의 CMOS/BiCMOS 및 바이폴라 기술용으로는 구리가 양호한 물질이다. 구리 배선를 본 발명의 공기 갭 층간 유전체와 조합함으로써 (기존의 알루미늄 기초 배선 시스템에 비교할 때) 2.7/1.7 x 3.9 = 6배 만큼이나 RC 배선 지연을 감소시킬 수 있다. RC 감소에 관한 본 발명의 공기 갭 층간 유전체 기술의 효과는 알루미늄을 구리로 대체하는 것보다 훨씬 더 크다는 것을 알아야 한다. 배선 RC 관련 지연 감소 외에도, 본 발명의 배선 기술은 또한 전체적인 전력 소모 및 신호 누설[층간 및 면내 누설(x-talk) 모두]을 상당한 인자만큼 감소시킨다.
다음의 제조 흐름에 대한 가정
1. 금속으로서는 구리가 사용된다(다른 금속도 사용 가능).
2. 구리 상의 보호막/포장막으로서는 질화 실리콘이 사용된다.
3. 배치 가능한 층간 유전체로서는 산화 실리콘(도프되거나 도프되지 않았거나, 또는 이들의 혼합이거나)이 사용된다(단결정 실리콘 또는 다결정 실리콘도 배치 가능한 층간 물질로 사용될 수 있음).
4. 층간 기계적 지지 물질로서 질화 실리콘이 사용된다(실리콘과 같은 물질이 배치 가능한 층간 물질로서 사용되면 산화 실리콘도 기계적 지지물로서 사용될 수 있음).
5. 본 공정은 PSG/BPSG 리플로우 및/또는 레지스트 에칭백과 같은 잘 확립된 평탄화 기법을 사용한다.
바람직한 공정 흐름
본 공정 흐름은 금속 물질로서 구리가 사용된다는 가정하에서 설명된다(정확히 동일한 흐름이 알루미늄 기초 금속에도 사용될 수 있음).
1. 제1도를 참조하면, 다음의 공정 단계로부터 도출되는 구조의 단면도가 도시되는데, 트랜지스터 층(2)까지의 제조 흐름이 완료된 상태다. 이 단계는 금속 0, (제1 금속층) 국부 배선 등을 포함한다.
2. 제2a도를 참조하면, 다음의 공정 단계로부터 도출되는 구조의 단면도가 도시되는데, 이 단계에서는 기판(4) 상에 질화 실리콘 박막(예를 들어, 1000 내지 2000 Å)을 피착시킨다(저압 화학 기상 증착, LPCVD, 플라즈마 강화 화학 기상 증착, PECVD, 또는 광화학적 방법에 의함). 이는 나중에 필드 산화물, 산화물 스페이서 등을 보호하기 위한 에칭 저지층으로서 기능한다.
3. 제2a도를 또 참조하면, 평탄화된 층간 산화물 유전체 1(interlevel oxide dielectric 1; ILD1)이 피착된다. 이는 저온 ECR(Electron Cyclotron Resonance) 피착(제 위치에 평활화됨), 또는 레지스트 에칭백 평활화를 가진 종래의 LPCVD/ PECVD로 수행될 수 있다. 전체적인 ILD1의 두께는 약 1-2 ㎛가 되도록 제조된다. 마이크로리소그래피 공정 단계(즉, 레지스트 스핀 및 레지스트 프리베이크)를 수행한다.
4. 육방 패턴 1(제2b도에 도시됨)의 네거티브 상을 위해 상기 마스크를 사용하고 포토레지스를 패턴한다. 광학적 종료점 검출법을 사용하여 이방성 산화물 에칭을 실시한다. 질화물 하부층을 에칭 저지층으로 사용하여 플라즈마 에칭 공정을 중단한다(광 방출 종료점에 기초하여 오버 에칭 조절), 결과적인 구조가 제3도에 단면도로 도시되어 있다.
5. LPCVD 또는 PECVD 공정을 사용하여 컨포멀(conformal) 질화 실리콘 피착을 수행한다. 좋은 예로서는 ECR 플라즈마 피착이 있다. 이는 트렌치(육방 트렌치)를 충전하고, 결과적인 구조물의 단면을 예시하는 제4도에 도시한 바와 같이 표면 상에 질화물(2)를 남긴다. 마이크로리소그래피 단계를 수행한다.
6. 금속 1 마스크(제2b도에 도시된 바와 같은 네거티브 상)를 사용하여 포토레지스트를 패턴하여 제5도에 도시된 바와 같은 단면을 갖는 구조물을 형성한다. ILD1 내에 약 0.5 내지 1 ㎛ 깊이의 트렌치(8)을 형성하기 위해 시간 지정 플라즈마 에칭(질화물/산화물)을 수행한다. 이들 트렌치(8)은 결과적인 금속 1의 구조물을 포함한다. 포토레지스트를 제거하고 마이크로리소그래피 단계를 수행한다.
7. 비아 1(via 1; 금속 1에서 금속 0로의) 마스크(비아를 형성하기 위함)를 사용하여 포토레지스트를 패턴한다. 접촉 구멍을 개방시키기 위해 이방성 플라즈마 질화물/산화물/질화물 에칭을 수행한다. 결과적인 구조물의 단면을 예시하는 제6도에 비아(9)가 도시되어 있다.
8. 제6도에 도시된 바와 같이 CVD 또는 PVD에 의해 적합한 금속(예를 들어, TiN, Ti, Cr 등)의 컨포멀 핵 생성/글루층(conformal nucleation/glue layer)을 피착시킨다. 이층의 두께는 약 250 내지 1000 Å이 되어야 한다.
9. 다음 공정 단계로부터 도출되는 구조물의 단면을 예시하는 제7도에 도시한 바와 같이, CVD로 구리(P=1.8 μΩcm)의 블랭키트층(blanket layer)을 피착시킨다. 그 두께는 약 0.5 ㎛가 되게 한다. 이것은 비아 홀 및 유전체 트렌치를 충전시켜 상당히 평탄한 표면 구리막이 되게 한다.
10. 적합한 RIE(예를 들어, 염소 분위기를 사용한 고온 RIE) 또는 스퍼터 에칭 공정을 사용하여 블랭키트 이방성 구리 에칭백을 수행한다. 광학적 종료점 검출법을 사용하여 적합한 오버 에칭으로 에칭 공정 시간을 조절한다(평탄한 표면 상의 글루층이 노출되면 표면 반사율이 급격히 변한다). 그 다음, 노출된 글루층을 제거하기 위해 이방성 플라즈마 에칭을 수행한다. 상부 표면으로부터 노출된 질화물층을 제거하기 위해 선택적인 이방성 플라즈마 질화물 에칭을 수행한다. 결과적인 구조가 제8도에 예시되어 있다.
11. LPCVD 또는 PECVD에 의해 필요한 두께로 제2 층간 산화물 유전체(ILD2)를 피착시킨다. 금속 1/ILD1 표면이 이미 평탄하기 때문에 추가적인 평탄화 공정이 필요하지 않을 수도 있다. 플라즈마로 저온(예를 들면 T≤300 ℃) 피착 공정을 수행하는 것이 좋다. PECVD에 의해 얇은(예를 들어, 1000 Å) 질화 실리콘막을 피착시킨다.
12. 단계 4에서 단계 10까지를 반복한다. 그러나,이번에는 육방 패턴 2(제2a도에 도시됨)의 네거티브 상용 마스크를 사용한다. 금속 및 비아 패턴 단계는 금속 2 및 비아 2(금속 2에서 금속 1로의) 마스크를 사용해야 한다.
13. 제3 층간 산화물 유전체(ILD3)을 피착시킨다.
14. 단계 4에서 단계 10까지를 반복한다. 육각 패턴 1(제2a도에 도시됨)의 네거티브 상용 마스크를 사용한다. 또한, 금속 및 비아 패턴 단계는 금속 3 및 비아 3(금속3에서 금속 2로의) 마스크를 사용해야 한다.
15. 제4 층간 산화물 유전체(ILD4)를 피착시킨다.
16. 단계 4에서 단계 10을 반복한다. 육각 패턴 2(제2a도에 도시됨)의 네거티브 상용 마스크를 사용한다. 또한, 금속 및 비아 패턴 단계는 금속 4 및 비아 4(금속 4에서 금속 3으로의) 마스크를 사용해야 한다. 단계 11 내지 단계 16을 사용하여 얻어진 결과적인 구조물의 단면도가 제9도에 예시되어 있다.
17. 액체 상태의 HF 또는 기체 상태의 HF를 사용한 시간 지정 에칭 공정을 수행한다. 이는 육각 질화물 구조를 제거하지 않고 금속 구조를 손상시키지 않으면서 다중 레벨 배선 구조물 내에 남아 있는 층간 산화물 유전체층을 선택적으로 제거한다. 지금까지의 공정 단계로부터 형성된 구조물의 단면을 나타내는 도면이 제10도 및 제11도에 예시되어 있다. 제10도에 나타낸 단면은 제2b도에 예시된 바와 같은 선 A-A를 따라 절취한 것이다. 제11도에 나타낸 단면은 제2b도에 예시된 바와 같은 선 B-B를 따라 절취한 것이다.
다중 레벨 배선을 위한 선택적인 공정 흐름
이하에 다중 레벨 배선을 위한 선택적인 공정을 기술한다. 요소의 명명은 연속적인 공정 단계에 의해 얻어진 최종 구조물의 순차적인 단면도를 나타내는 제12도 내지 제23도에 동일하게 하였다.
1. 트랜지스터층까지의 디바이스 제조 공정을 완성한다(공정은 규화된 게이트 및 소오스 드레인 영역을 갖는 CMOS 디바이스에 대한 것으로 가정). 공정의 흐름은 통상적인 트랜지스터층 실리사이드 배선부 뿐만 아니라 실리사이드 또는 금속 질화물의 국부 배선부도 포함한다.
2. 양호하게 PECVD 또는 광화학적 처리에 의해 질화 실리콘층(예를 들면, 1000-2000 Å)을 피착시킨다. LPCVD법이 사용될 수도 있다. 이산화실리콘의 버퍼층이 질화물 피착에 우선하여 사용된다. 단결정 실리콘 또는 다결정 실리콘의 선택적인 층이 (약 1000 Å으로) 질화물층(에칭 저지층) 상에 피착될 수 있다.
3. (도프되지 않은, 또는 도프된 PSG/BPSG 등의) 층간 LPCVD 및/또는 PECVD 산화물 유전체(6)을 피착시킨다. 필요하다면 표면을 (약 1 ㎛ 산화물로) 평탄화시키기 위해 글래스 리플로우 및/또는 레지스트 에칭백을 사용한다. 마이크로리소그래피 공정 단계를 수행한다.
4. (제2b도에 도시된) 육각 패턴 1의 네거티브 상 마스크 사용함. 육각 단위 셀은 약 10 내지 100 ㎛의 범위 내에 있는 직경을 갖는다. 육각의 선폭은 구조 크기를 최소화할 만큼 작게, 그러나 최소 구조의 크기(예를 들면 0.35 ㎛의 기술 조건에 있어서 0.35 - 1 ㎛ ; 양호하게는 더 작게 함) 보다 몇 배 큰 크기로 선택될 수 있다. 포토레지스트를 패턴화시킴.
5. 이방성 플라즈마 산화물 에칭을 수행함. 저부의 에칭 저지층(질화물 또는 실리콘/질화물 2층) 상에서 정지시킴. 레지스트를 제거함. 결과적으로 제2b도에 도시된 바와 같은 육각 단위 셀 패턴을 갖는 수직 트렌치가 생김.
6. LPCVD 질화물(원격 플라즈마 피착과 같은 컨포멀 PECVD 질화물이 사용될 수도 있음)을 형성함. 피착된 질화물 두께를 최소한 트렌치 폭의 ½보다 크게 함. 이로 인해 질화물로 충전된 수직 층간 트렌치가 완성된다. 또한 질화물 층이 평탄한 표면 전체를 덮는다. 예를 들면, 0.50 ㎛ 폭의 트렌치에 대해, 3000 Å의 질화물이 트렌치를 완전히 충전시키기 위해 피착될 수 있다. 마이크로리소그래피 공정 단계를 수행함.
7. 비아(금속 1에서 금속 0으로의) 마스크를 사용하여 포토레지스트를 패턴시킴. 에칭 저지부로서 작용하는 하부의 Si3N4층으로 비아 홀(9; 또는 비아라고 함)를 개방시키기 위해 플라즈마 산화물 에칭을 수행함.
8. 질화물 박막층(20)을 (약 250 내지 500 Å으로) 피착시킴. 이 질화물을 개방된 비아 홀의 저부로부터 제거하기 위해 RIE(reactive ion etch) 단계를 수행함. 이 에칭으로 인해 상부 표면의 질화물이 다소 제거되지만 최소한 약 1000 Å 정도(전체 에칭의 50 내지 100 %까지도) 잔존한다. 이 질화물은 비아 측벽 상에 잔존하여 비아 플러그를 봉입한다.
9. CVD 또는 PVD 법에 의해 TiN 또는 순수한 티타늄(Ti)와 같은 핵 생성 또는 글루층(22)를 피착함.
10. CVD 법에 의해 구리의 블랭키드층(24)를 피착함. 이것은 비아 홀을 충전시키며 평탄한 표면 상에 블랭키트층을 (예를 들면 6000 Å으로) 형성한다.
11. LPCVD 법 또는 PECVD 법으로 (약 2000 Å의) 질호 실리콘층을 피착한다.
12. 금속 1을 마스크로서 사용하여 포토레지스트를 패턴화시키고 이 패턴을 사용하여 상부 질화물을 에칭시킨다. 레지스트를 제거한다. 고온 공정(약 250 ℃)을 이용하여 이방성 에칭에 의해 패턴을 구리로 전이시킨다. SiH4/NH4/Cl2플라즈마 내에서 RIE를 수행한다. 적당한 에칭 공정에 의해 글루(TiN)의 하부층까지 에칭을 계속한다. 하부 표면으로부터 노출된 질화물 층을 제거함으로써 에칭을 계속적으로 수행한다. 이것은 상부 금속선 상에 상당량의 질화물을 여전히 남겨둔다.
13. 질화 실리콘의 컨포멀 피착(약 250 내지 500 Å)을 위해 LPCVD 또는 PECVD 질화물 공정을 수행한다. 그 다음 과다한 실리콘 질화물을 하부의 평탄한 표면으로부터 제거시키기 위해 RIE 공정을 수행한다. 배선 구리선은 이제 질화 실리콘 내에서 완전히 밀봉된다.
14. 제2 층간 산화물을 피착하여 요구되는 바와 같이, 레지스트 에칭백에 의해 평탄화를 수행한다.
15. 단계 4로 간다. 그러나, 이번에는 하부층의 육각 패턴 1과 관련하여 어긋한 위치에 육각의 단위 셀을 갖는 (제2b도에 도시된 바와 같은) 육각 패턴 2의 네거티브 상 마스크를 사용한다.
16. 비아 2 및 금속 2 마스크를 사용하여 단계 5부터 단계 13에서 상술한 바와 유사한 단계를 진행시킨다. 결과적으로 금속 2에서 금속 1로의 비아 플러그 및 금속 2 상호연결부가 형성된다.
17. 육각 패턴 1의 네거티브 상 마스크로 단계 4를 반복한다. 그 다음 바아 3 및 금속 3 마스크로 단계 16을 반복한다. 결과적으로 금속 3에서 금속 2로의 비아 플러그 및 금속 3 배선부가 형성된다.
18. 육각 패턴 2의 네거티브 상 마스크로 단계 4를 반복한다. 그 다음, 비아 4 및 금속 4 마스크로 단계 16을 반복한다. 결과적으로, 금속 4에서 금속 3으로의 비아 플러그 및 금속 4 배선부가 형성된다. 이 예에서, 금속 4는 최종 배선층이 다.
19. 액체 상태의 HF 또는 기체 상태의 HF 공정을 수행한다. 이로 인해 전체 다중 레벨 배선 구조물 내의 층간 산화물 유전체층이 모두 제거된다. 에칭 공정은 산화물 제거에 매우 민감하여 매우 적은 양의 노출된 질화물 구조물만을 제거한다. 이 공정에 의해 결과적으로 완전히 밀봉된(질화 실리콘 봉입물을 갖는) 다중 레벨 구리 배선 구조물이 완성된다. 배선 구조물은 기계적으로 다중 레벨 육각 질화물 셀에 의해 지지된다. 층간 유전체는 공기 갭이다. 상술한 공정 단계에 의해 형성된 구조물의 단면을 나타내는 도면이 제10도 및 제11도에 도시되어 있다.
최종 단계에서 층간 산화물 유전체 이외의 다른 어떤 노출된 물질층도 손상되거나 제거되지 않는다. 필드 산화물을 포함하는 트랜지스터층은 능동 디바이스상의 나머지 질화물층에 의해 보호된다.
질화물의 연속적인 보호막 오버층 및 밀봉된 칩 팩키지 형성
본 발명의 공기 갭 유전체 다중 레벨 배선 기술을 사용하는 보호막 오버층 및 밀봉된 칩의 팩키지 형성을 이하에서 기술한다. 결론적으로 상술한 2종류의 제조 공정 흐름 중 어느 한 흐름 내에서 질화물 및 옥시나이트라이드의 연속적인 보호막 오버층을 형성하기 위해서는 간단한 기술이 적당하다. 이 보호막 오버층은 본딩 패드 개구부를 형성하고 환경 및 오염원으로부터 칩을 보호하기 위해 요구된다. 이 공정 모듈이 최종 습식 HF 또는 기상 HF 에칭 단계 전에 원래의 배선부 제조 흐름 또는 간단한/양호한 흐름에 추가된다. 보호막(P.0.) 층 형성, 패드 개구, 및 밀봉된 팩키지 공정은 다음과 같다.
A) LPCVD 또는 PECVD 법(저온 PECVD 법이 양호함)에 의해 상대적으로 두꺼운 (0.5 - 1 ㎛) 질화 실리콘층(또는 질화산화물, 질화물도 양호함)을 피착함. 이것은 최상부 금속층 형성 후에(원래의 공정에서는 단계 19 후에/단계 20 전에; 단순화된 공정에서는 단계 16 후에/단계 17 전에) 행해진다.
B) P.0. 마스크를 사용하여, 제24도에 도시된 바와 유사하게 본딩 패드에 대응하는 영역을 개방하기 위해, 또한, 그리드 형태 구조물을 개방하기 위해 포토레지스트를 패턴화신킨다. 제24도는 보호막 오버층 밀봉 공정 전의 육각의 질화물 지지 구조물 상부에 부과된 질화물 오버층에 대한 그리드의 평면도를 도시한다. 그리드 구조물 내의 개방부는 최소 크기(예를 들면 0.35 ㎛의 기술에 대해 0.35 ㎛)를 갖는다. 간단히 말해, 선 및 공간이 모두 최소 구조 크기(0.35 x 0.35 ㎛2그리드 스퀘어)를 갖는다고 가정한다. 그 다음, 패턴을 포토레지스트로부터 질화물 P.0. 층으로 전이시키기 위해 이방성 질화물 에칭을 수행한다. 포토레지스트를 제거한다. 다수의 그리드 개방부가 각각의 육각 셀의 상부에 배치된다.
C) 시간이 지정된 습식 HF 또는 기상 HF 에칭 공정(원래의 공정에서는 단계 20, 양호한/단순화된 공정에서는 단계 17)이 수행된다. 이로 인해 전체 다중 레벨 금속 구조물로부터 질화 구조물(육각 어레이 비임, 상부 패턴 질화물 등)을 손상시키지 않고서 산화물이 제거된다. 상부 질화물 상의 그리드 구조물은 모든 ILD 층상으로의 완전한 에칭 접근이 가능하도록 한다. 에칭 후의 구조물은 충분한 기계적인 안정성을 갖는다.
D) LPCVD 또는 PECVD 법에 의해 컨포멀(양호하게는 저온) 질화 실리콘 피착(예를 들면 ECR 플라즈마 피착)을 수행한다. 이 층은 또한 질화산화물 일 수 있다. 두께를 그리드 개구의 1/2 보다 크게(예를 들면 0.35 ㎛ 그리드 개구에 대해 0.2 ㎛ 두께)하기 위해 피착 시간을 조절한다. 이 컨포멀 피착은 금속선 및 비아 플러그를 포함하는 모든 다중 레벨 금속 구조 상의 질화물 또는 질화산화물의 얇은 컨포멀보호막 층 코팅을 형성한다. 또한 측벽 피착에서 기인한 상부 P.0. 질화물 그리드 개구를 밀봉한다. 질화물 박막층(약 0.2 ㎛)가 또한 노출된 본딩 패드를 포함하여, 상부 평탄한 표면 상에 피착된다.
E) 약 0.2 - 0.3 ㎛의 질화 실리콘을 제거하기 위해 시간이 지정된 등방성 플라즈마 질화물 에칭을 수행한다. 이것은 다시 본딩 패드를 노출시키지만, P.0. 질화물층을 제거시키지는 않는다. P.0. 질화물층의 0.2 - 0.3 ㎛만이 제거된다. 결과적으로, 완전히 밀봉된 0.5 - 1 ㎛ P.0. 질화물층이(본딩 패드를 제외하고) 전체 구조물의 상부 상에 남아 있게 된다.
F) 본딩 패드를 연결한다.
G) 밀봉된 팩키지 칩을 제조하기 위한 공정을 진행한다. 이 공정은 공기 또는 질소와 같이 제어된 분위기 내에서 수행된다. 다중 레벨 금속 구조 내의 공간이나 갭은 대기압, 대기압 이하 또는 그 이상에서 (높은 항복 전계를 가진) 적절한 기체로 충전된다.
다음에 유의하여야 한다.
1. 이 공정은 상부 P.0. 질화물 밀봉 공정을 완성하기 위해 다른 부수적인 마스크를 사용하지 않는다. P.0. 마스크는 또한 P.0.층 상에 그리드 구조물을 형성하는데 사용된다. 그리드는 초기에 선택적인 산화물 제거 공정을 수행하는데 사용되고 다른 컨포멀 질화물 피착 단계에 의해 최종적으로 밀봉된다.
2. 기체 항복 - 구조물은 구조물의 금속층 사이의 기체 항복을 방지하도록 설계되어야 한다. 대기압에서의 공기의 유전 항복은 31 kv/cm(3.1 V/㎛)이다. 대기압에서, CO2의 유전 항복은 공기보다 1.2 배만큼 높다. N2에 대해서, 이 계수는 1.16이다. 기체의 유전 강도는 압력에 따라 증가한다. 대기압의 2 - 3배의 압력에서 N2는 공기보다 약 1.15배 큰 유전 강도를 갖는다. 결과적으로, 양호한 밀봉 팩키지 방법은 고압으로 제어된 N2환경에서 이루어진다. 압력은 1-5 기압(또는 그보다 높은) 범위 내에 있다. 이로 인해 N2로 충전된 공간이 있는 다중 레벨 금속 구조내에서의 미세한 누출이 방지된다.
다중 레벨 금속 구조물에 완전하지 않은 진공 공간을 사용하지 않는 것이 좋다. 이는 진공으로 밀봉된 팩키지 칩은 전계 유도된 전자 방출에 민감하다는 사실 때문이다. 그러나, 양호한 진공은 5.4 MV/cm 정도로 높은 유전 항복 전계를 제공한다(상기 전계 이상에서는 터널링이 발생한다).
그러므로, 기체 유전 물질의 양호한 선택은 다음과 같다.
1. 고압(예를 들면 1 - 5 기압)의 N2
2. 고진공(P≤10-6토르)
이들 조건을 고려하면 금속 구조물 내에서의 기체 항복은 문제가 되지 않는다.
지금까지 양호한 실시예에 대해 상세하게 기술하였으나, 첨부된 특허 청구 범위에 의해 한정된 본 발명의 원리 및 배경을 벗어나지 않고서 본 발명을 여러가지로 수정 및 변형시킬 수 있다.

Claims (10)

  1. 평탄면을 갖는 기판 상에 형성된 집적 회로 상에 다중-레벨 배선 구조를 형성하는 방법에 있어서,
    (a) 한 레벨의 일부로서, 상기 평탄면 상에 복수의 유전체 섬(islands)을 원하는 섬 패턴으로 형성하는 단계;
    (b) 상기 섬들을 지지 재료로 둘러싸는 단계;
    (c) 상기 섬 내에 도전성 비아 및 트렌치들을 선택적으로 형성하고 평탄면을 남겨 두는(leaving) 단계;
    (d) 상기 평면 상에 인터레벨층(interlevel layer)을 피착시켜 새로운 평탄면을 생성하는 단계; 및
    (e) 단계 (a)에서의 상기 실질 평탄면이 단계 (d)에서 생성된 상기 새로운 평탄면이 되고, 임의의 한 레벨에서의 상기 섬 패턴의 투영(projection)이 상기 임의의 레벨의 바로 아래 레벨의 상기 섬 패턴과 일치하지 않도록 하여, 선택된 횟수만큼 단계 (a) 내지 (d)를 반복하는 단계를 포함하는 방법.
  2. 제1항에 있어서, (f) 단계 (e) 이후에, 상기 섬들 및 상기 인터레벨층들을 제거하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서, 상기 각 섬 패턴은 육각형인 방법.
  4. 제1항에 있어서, 상기 기판은 실리콘, 갈륨 비소 및 게르마늄을 포함하는 반도체 재료 군 중에서 선택되는 방법.
  5. 제1항에 있어서, 단계 (a) 내지 (e)에 의해 생성된 최종 구조 위에 패시베이션 오버층(passivation overlayer)을 형성하는 단계를 포함하는 방법.
  6. 제5항에 있어서, 상기 패시베이션 오버층은,
    (f) 최종적으로 실행된 단계 (d)에서 생성된 평탄면 위로 제3 유전체 재료의 층을 형성하는 단계;
    (g) 본딩 패드 위치에 대응하는 상기 제3 유전체 재료 내의 영역을 에칭하기 위해 원하는 패턴에 따라 상기 제3 유전체 재료 내의 영역을 에칭하는 단계;
    (h) 상기 본딩 패드 위치 각각에 도전성 재료로 이루어진 본딩 패드를 형성하는 단계;
    (i) 이전의 공정 단계에 의해 형성된 구조 위로 컨포멀층(conformal layer)을 형성하는 단계; 및
    (j) 상기 컨포멀층을 에칭하여 상기 본딩 패드들로부터 상기 컨포멀층을 제거하는 단계를 포함하는 단계들에 의해 형성되는 방법.
  7. 제6항에 있어서,
    (k) 상기 본딩 패드를 리드 와이어에 연결하는 단계; 및
    (l) 공기, 질소 및 진공을 포함하는 군으로부터 선택된 제어된 분위기에서 밀봉 패키지(hermetically sealed package)를 제조하는 단계를 더 포함하는 방법.
  8. 제1항에 있어서, 상기 도전성 비아 및 트렌치들은 구리, 알루미늄, 텅스텐 및 이들의 합금을 포함하는 군으로부터 선택된 재료로 이루어지는 방법.
  9. 제1항에 있어서, 상기 도전성 비아 및 트렌치들과 상기 유전체 섬들 사이에, 단계 (c)의 일부로서 글루층(glue layer)이 형성되는 방법.
  10. 제1항에 있어서, 상기 인터레벨층은 패턴화된 도전 재료를 포함하는 방법.
KR1019920026431A 1991-12-31 1992-12-30 고성능집적회로용의저rc다중레벨배선방법 KR100297901B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US81645691A 1991-12-31 1991-12-31
US816,456 1991-12-31

Publications (2)

Publication Number Publication Date
KR930014953A KR930014953A (ko) 1993-07-23
KR100297901B1 true KR100297901B1 (ko) 2001-10-22

Family

ID=25220676

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920026431A KR100297901B1 (ko) 1991-12-31 1992-12-30 고성능집적회로용의저rc다중레벨배선방법

Country Status (4)

Country Link
EP (1) EP0550910A1 (ko)
JP (1) JPH05347359A (ko)
KR (1) KR100297901B1 (ko)
TW (1) TW218422B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0722583A (ja) * 1992-12-15 1995-01-24 Internatl Business Mach Corp <Ibm> 多層回路装置
EP0706215A3 (en) * 1994-09-15 1996-11-20 Texas Instruments Inc Semiconductor device improvements and manufacturing
US6255712B1 (en) * 1999-08-14 2001-07-03 International Business Machines Corporation Semi-sacrificial diamond for air dielectric formation
DE10034020A1 (de) * 2000-07-07 2002-02-07 Infineon Technologies Ag Metallisierungsanordnung für Halbleiterstruktur und entsprechendes Herstellungsverfahren
WO2007093931A1 (en) * 2006-02-13 2007-08-23 Nxp B.V. Interconnect structure and method of manufacture

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4525733A (en) * 1982-03-03 1985-06-25 Eastman Kodak Company Patterning method for reducing hillock density in thin metal films and a structure produced thereby
JPS63249394A (ja) * 1987-04-06 1988-10-17 日本電気株式会社 多層回路基板
JPH02220464A (ja) * 1989-02-22 1990-09-03 Toshiba Corp 半導体装置及びその製造方法
JP3074713B2 (ja) * 1990-09-18 2000-08-07 日本電気株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
EP0550910A1 (en) 1993-07-14
JPH05347359A (ja) 1993-12-27
TW218422B (ko) 1994-01-01
KR930014953A (ko) 1993-07-23

Similar Documents

Publication Publication Date Title
US5372969A (en) Low-RC multi-level interconnect technology for high-performance integrated circuits
US6143646A (en) Dual in-laid integrated circuit structure with selectively positioned low-K dielectric isolation and method of formation
US6531783B1 (en) Method of via formation for multilevel interconnect integrated circuits
US6016000A (en) Ultra high-speed chip semiconductor integrated circuit interconnect structure and fabrication method using free-space dielectrics
US6087250A (en) Semiconductor device having multilayered metal interconnection structure and manufacturing method thereof
US6124198A (en) Ultra high-speed chip interconnect using free-space dielectrics
US6566737B2 (en) Passivation structure for an integrated circuit
JPH1092925A (ja) 半導体構成要素および製造方法
US6121146A (en) Method for forming contact plugs of a semiconductor device
JP2791768B2 (ja) 半導体装置の金属配線の形成方法
JPH06125013A (ja) 半導体装置及びその製造方法
US6348734B1 (en) Self-aligned copper interconnect architecture with enhanced copper diffusion barrier
US20050116342A1 (en) Device interconnection
US4920403A (en) Selective tungsten interconnection for yield enhancement
US6831001B2 (en) Method of fabricating a stacked local interconnect structure
US20110086470A1 (en) Additional metal routing in semiconductor devices
JPH11163143A (ja) デュアルダマシンエッチングの実施方法、バイアの形成方法、及び自己整合バイアの製造方法
US6071812A (en) Method of forming a modified metal contact opening to decrease its aspect ratio for deep sub-micron processes
KR100297901B1 (ko) 고성능집적회로용의저rc다중레벨배선방법
US5498571A (en) Method of manufacturing a semiconductor device having reliable multi-layered wiring
US5869393A (en) Method for fabricating multi-level interconnection
US6812142B1 (en) Method and interlevel dielectric structure for improved metal step coverage
US6399471B1 (en) Assorted aluminum wiring design to enhance chip-level performance for deep sub-micron application
US6835645B2 (en) Method for fabricating semiconductor device
KR19990051220A (ko) 플러그 금속막을 구비한 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120427

Year of fee payment: 12

EXPY Expiration of term