KR19990022039A - 반도체칩및반도체칩의제조방법 - Google Patents

반도체칩및반도체칩의제조방법 Download PDF

Info

Publication number
KR19990022039A
KR19990022039A KR1019970708518A KR19970708518A KR19990022039A KR 19990022039 A KR19990022039 A KR 19990022039A KR 1019970708518 A KR1019970708518 A KR 1019970708518A KR 19970708518 A KR19970708518 A KR 19970708518A KR 19990022039 A KR19990022039 A KR 19990022039A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
cutting
manufacturing
semiconductor
wafer
Prior art date
Application number
KR1019970708518A
Other languages
English (en)
Inventor
코이치 키타구로
히로시 카도니시
Original Assignee
사토 게니치로
로무 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사토 게니치로, 로무 가부시키가이샤 filed Critical 사토 게니치로
Publication of KR19990022039A publication Critical patent/KR19990022039A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)

Abstract

본 발명에 의하면, 반도체 웨이퍼에서 반도체칩을 절단한 후, 손사을 받기 어려운 반도체칩 및 그 제조방법을 제공하는 것을 목적으로 한다. 웨이퍼(20)의 절단부부의 상부에는 다이싱쏘우에 의한 스크라이브라인(절단선)(24)보다 넓은 폭의 절단용홈(26)이 형성되어 있다. 즉 절단되는 다이(22)의 측면(28)에 있어서 절단용홈(26)의 측벽(32)는 절단면(30)에서 대치시킨 상태로 된다. 따라서 다이싱쏘우(도시생략)을 사용하여 절단용홈(26)의 중심을 따라 웨이퍼(20)를 절단하는 경우, 다이싱쏘우가 절단용홈(26)의 측벽(32)에 접할 가능성이 극히 낮다. 이 때문에 다이싱쏘우의 날의 진입에 의한 다이(22) 상면의 파손을 방지할 수 있다.

Description

반도체칩 및 반도체칩의 제조방법
반도체 소자를 다수개 형성한 1매의 웨이퍼를 다이싱 쏘우에 의하여 절단하는 것에 의하여 복수의 다이(반도체 칩)를 얻는 기술이 알려져 있다. 실리콘 웨이퍼에서 다이를 절단하는 작업의 형태를, 도 14a, 도 14b에 도시하고 있다. 우선 도 14a에 도시한 바와 같이 웨이퍼(2)를, 표면에 점착재를 도포한 플라스틱 필름(4)에 부착한다. 다음에 도 14b에 보인 바와같이 보착된 웨이퍼(2)를 다이싱 쏘우(6)으로 완전하게 절단한다. 이와같이 하여 1매의 웨이퍼(2)에서 다수개의 다이(8)를 절단하는 것이 가능하다(도 15 참조).
그러나 상기와 같은 종래의 방법에는 다음과 같은 문제점이 있다. 웨이퍼(2)에서 다이(8)를 절취하는 경우, 종방향의 스크라이브라인(절단선)(10)와 횡방향의 스크라이브라인(12)가 교차하는 교차점(14)부근에 있어서, 다이(8)의 각부(角部)(8A)가 파손되는 일이 있다.
도 16에 도시한 바와 같이 다이(8)의 상부가 실리콘 질화물(SiN) 등에 의하여 구성된 보호막(16)에 의하여 덮혀 있는 경우, 다이(8)의 각부(8A)가 손상되는 것에 의하여 상기 보호막(16)에 크랙 등의 손상이 생기고, 다이(8)의 방수성 등이 손상된다. 이와 같은 문제점은 한개의 웨이퍼(2)에서 생산되는 다수개의 다이(8)를 절단하기 위하여, 다이(8)상호의 간격을 좁게 설정하지 않으면 안되는 경우, 즉 스크라이브라인의 마아진이 작은 경우에는 특히 현저하게 발생하고 있다.
본발명은 반도체칩에 관한 것으로 특히 반도체 웨이퍼에서 복수개의 반도체 칩을 커팅하는 기술에 관한 것이다.
도 1은 본 발명의 제1실시예에 의한 반도체칩인 플레이터프랜지스터의 다이(22)를 보이는 단면도.
도 2는 도 1에 도시한 웨이퍼(20)의 평면도(약도)이다.
도 3은, 웨이퍼(20) 가운데 하나의 플레이너 트랜지스터부분에 대한, 제조공정의 일부를 보이는 평면도이다.
도 4은, 웨이퍼(20) 가운데 하나의 플레이너 트랜지스터부분에 대한, 제조공정의 일부를 보이는 평면도이다.
도 5는 웨이퍼(20) 가운데 하나의 플레이너 트랜지스터부분에 대한 제조공정의 일부를 보이는 평면도이다.
도 6은, 웨이퍼(20) 가운데 하나의 플레이너 트랜지스터부분에 대한 제조공정의 일부를 보이는 평면도이다.
도 7은, 웨이퍼(20) 가운데 하나의 플레이너 트랜지스터 부분에 대한 제조공정의 일부를 보이는 평면도.
도 8은, 웨이퍼(20) 가운데 하나의 플레이너 트랜지스터 부분에 대한 제조공정의 일부를 보이는 평면도.
도 9은, 웨이퍼(20) 가운데 하나의 플레이너 트랜지스터의 부분에 대한 제조공정의 일부를 보이는 평면도이다.
도 10은, 일부의 제조공정에 있어서의 웨이퍼(20)의 부분 확대평면도이다.
도 11a는, 일부의 제조공정에 있어서의 웨이퍼(20)의 단면도의 일부이다.
도 11b는, 일부의 제조공정에 있어서의 웨이퍼(20)의 단면도의 일부이다.
도 12a는, 일부의 제조공정에 있어서의 웨이퍼(20)의 단면도의 일부이다.
도 12b는, 일부의 제조공정에 있어서의 웨이퍼(20)의 단면도의 일부이다.
도 13a는, 일부의 제조공정에 있어서의 웨이퍼(20)의 단면도의 일부이다.
도 14a는, 실리콘웨이퍼에서 다이를 절단하는 작업의 형태(풀커트의 경우)를 보인 도면(단면도)이다.
도 14b는, 실리콘웨이퍼에서 다이를 절단하는 작업의 형태(풀커트의 경우)를 보이는 도면(단면도)이다.
도 15는, 실리콘 웨이퍼에서 다이를 절단하는 작업의 형태를 보이는 도면(평면도)이다.
도 16은, 실리콘 웨이퍼에서 절단된 종래의 다이를 보이는 도면이다.
본 발명은 이와 같은 문제점을 해결하고, 반도체 웨이퍼에서 반도체칩을 절단하는 경우 손상을 받기 어려운 반도체칩 및 그 제조방법을 제공하는 것을 목적으로 한다.
제1항 기재의 반도체칩은, 반도체 웨이퍼에서 절단되는 경우에 형성된 거의 평활한 절단면을 가지는 측면을 복수개 구비하는 반도체 칩에 있어서, 상기 측면에 절단면에서 실질적으로 후퇴시킨 후퇴부를 설치하는 것을 특징으로 한다. 제2항 기재의 반도체칩은, 제1항의 반도체 칩에 있어서, 측면 상호가 교차하는 부근에 있어서서 후퇴부의 절단면에서의 후퇴량이, 측면 상호간이 교차하는 근방 이외의 부분에 있어서의 후퇴부의 절단면에서의 후퇴량 보다 크도록 형성하는 것을 특징으로 한다.
제3항 기재의 반도체칩은, 제1항 기재의 반도체 칩에 있어서, 측면 상호가 교차하는 근방에 있어서 후퇴부의 절단면에서의 후퇴량이 측면 상호가 교차하는 근방 이외의 부분에 있어서의 후퇴부의 절단면에서의 후퇴량과 거의 동일하게 형성하는 것을 특징으로 한다.
제4항 기재의 반도체칩은, 제1항의 반도체 칩에 있어서, 상기 측면 상호가 교차하는 부근에만, 후퇴부를 설치하는 것을 특징으로 한다.
제6항 기재의 반도체칩은, 제1항의 반도체칩에 있어서, 상기 측면 상호가 교차하는 근방에 있어서 후퇴부의 형성이 반도체 웨이퍼의 상방에서 본 거의 원호형상으로 하는 것을 특징으로 한다.
제7항 기재의 반도체칩은, 제1항의 반도체칩에 있어서, 상기 반도체칩은 플레이너트랜지스터를 구비하는 칩인 것을 특징으로 한다.
제8항의 반도체칩의 제조방법은, 반도체웨이퍼에서 반도체칩을 절단하는 절단공정을 구비하는 반도체칩의 제조방법에 있어서, 상기 절단공정에 앞서, 반도체 웨이퍼의 절단예정부분에 절단공구의 절단대 보다 넓은 폭의 절단용홈을 형성하는 홈형성공정을 설치하는 것을 특징으로 한다.
제9항의 반도체칩의 제조방법은, 제8항의 반도체칩의 제조방법에 있어서, 상기 절단용홈 상호의 교차점 부근에 있어서의 절단용홈의 폭이, 절단용홈 상호의 교차점 부근 이외의 부분에 있어서 절단용홈의 폭보다 넓게 하도록 형성한 것을 특징으로 한다.
제10항 기재의 반도체입의 제조방법은, 제9항기재의 반도체칩의 제조방법에 있어서, 상기 홈형성공정 전의 공정에서 사용한 레지스트를 가열하여 확장한 것을, 홈형성공정에 있어서 마스크로하여 에칭을 행하는 것에 의하여 절단용홈을 형성하도록 구성하는 것과 같이 상기 전의 공정에서 사용하는 레지스트의 패턴 가운데 교차하는 절단용홈의 윤곽선에 대응하는 부분 상호를 원활하게 접속하는 것을 특징으로 한다.
제11항 기재의 반도체칩의 제조방법은, 제8항 기재의 반도체칩의 제조방법에 있어서, 반도체칩의 상기 절단용홈의 형성에 따라서, 반도체칩을 구성하는 반도체 소자의 배치를 정하는 것을 특징으로 한다.
제12항 기재의 반도체칩의 제조방법은, 제9항의 반도체칩의 제조방법에 있어서, 반도체칩의 절단용홈의 형성에 따라서, 반도체칩을 구성하는 반도체소자의 배치를 정하는 것을 특징으로 한다.
제13항의 반도체칩의 제조방법은, 제10항의 반도체칩의 제조방법에 있어서, 반도체칩의 절단용홈의 형성에 따라 반도체칩을 구성하는 반도체소자의 배치를 정하는 것을 특징으로 한다.
제14항의 반도체칩의 제조방법은, 제10항의 반도체칩의 제조방법에 있어서, 상기 이전의 고정에서 사용하는 레지스트이 패턴 가운데, 교차하는 절단용홈의 윤곽선에 대응하는 부분 상호를 약 원호형상으로 접속하는 것을 특징으로 한다.
제15항 기재의 반도체칩의 제조방법은, 제8항의 반도체칩의 제조방법에 있어서, 상기 반도체칩은 플레이터프랜지스터를 구비하는 칩인 것을 특징으로 한다. 제1항의 반도체칩 및 제8항의 반도체칩의 제조방법은 반도체칩의 측면에 절단면에서 실질적으로 후퇴시킨 후퇴부를 설치하는 것을 특징으로 한다.
따라서 반도체 웨이퍼에서 반도체칩을 절단하는 경우, 절단공구가 후퇴부에 접촉하는 것은 없다. 이 때문에, 후퇴부가 절단공구에 의하여 손상을 받는 것은 없다. 즉 손상을 받는 가능성이 높은 부분에 후퇴부를 설치하는 것으로 손상되기 어려운 반도체칩을 실현하는 것이 가능하다. 제2항 기재의 반도체칩 및 제9항 기재의 반도체칩의 제조방법은, 측면 상호가 교차하는 부근에 있어서 후퇴부의 절단면에서의 후퇴량이, 측면 상호가 교차하는 근방 이외의 부분에 있어서의 후퇴부의 절단면에서의 후퇴량 보다 크도록 설정하는 것을 특징으로 한다.
따라서 반도체 웨이퍼에서 반도체칩을 절단하는 경우, 특히 흠집 생기기 쉬운 반도체칩의 각부에 따라 큰 후퇴부를 설치하는 것이 가능하게 된다. 이 때문에 보다 손상을 받기 어려운 반도체칩을 실현하는 것이 가능하다.
제10항 기재의 반도체칩의 제조방법은 홈형성공정 전의 공정에서 사용하는 레지스트의 패턴 가운데, 교차하는 절단용홈의 윤곽선에 대응하는 부분 상호를 부드럽게 접속한 것을 특징으로 한다.
따라서 상기 전의 공정에서 사용한 레지스트를 가열하면, 부드럽게 접속되는 부분에 대해서는, 레지스트가 같이 팽창된다. 이 때문에 확장된 레지스트를 홈형성공정에서 마스크로서 에칭을 행한 경우, 절단용홈의 교차부분에 있어서의 윤곽선도 각이 없는 원할한 것으로 된다. 즉, 반도체칩의 각부에, 큰 후퇴부를 확실하게 설치하는 것이 가능하게 된다.
제11항 내지 제13항의 반도체칩의 제조방법은, 반도체칩의 절단용홈의 형성에 따라서, 반도체칩을 구성하는 반도체소자의 배치를 결정하는 것을 특징으로 한다. 따라서 후퇴부의 치수나 위치가 칩내의 반도체소자의 존재에 의하여 제한되는 것은 없다. 이 때문에 필요한 위치에 필요한 치수의 후퇴부를 설치하는 것이 가능하게 된다.
도 1에, 본 발명의 일실시예에 의한 반도체칩인 플레이터 트랜지스터의 다이(22)를 보이는 단면도이다. 도 1은 웨이퍼(20)에서 다이(22)를 절단하기 전의 상태를 보인다. 그 후, 웨이퍼(20)는 다이싱쏘우(도시생략)에 의하여 절단된다. 웨이퍼(20)의 절단부의 상부에는 다이싱쏘우에 의한 스크라이브라인(절단선)(24)에 의해서도 넓은 폭의 절단용홈(26)이 형성되어 있다.
따라서, 스크라이브라인(24)로 분할된 다이(22)의 측면(28)은, 다이싱쏘우에 의하여 커트된 거의 평활한 절단면(30)과, 절단용홈(26)의 측벽(32)에 의하여 구성되는 것으로 된다. 절단용홈(26)의 측벽(32)이 후퇴부에 대응한다. 즉 절단용홈(26)의 측벽(32)은, 절단면(30)에서 대피된 상태로 되어 있다.
도 2는, 도 1에 도시한 웨이퍼(20)의 평면도이다. 도 2에 보인 바와 같이 다이(22)는, 상술한 구성을 가지는 4개의 측면(28)에 의하여 둘러싸여 있다. 또한 도 2에 도시한 바와같이 상호 교차하는 절단용홈(26)의 측벽(32)은, 교차점(34) 부근에 있어서 접속부(32a)에 의하여 접속되어 있다. 이러한 실시형태에 있어서는 접속부(32a)는, 원호형상으로 형성되어 있다.
다음에 도 1 내지 도 13b를 참조하면서, 플레이너 프랜지스터의 제조방법에 대하여 설명한다. 도 3 내지 도 9는, 웨이퍼(20) 가운데 하나의 플레이터 트랜지스터 부분에 있어서, 제조공정의 일부를 보이는 평면도이다. 도 11a 내지 도 13b는 일부의 제조공정에 있어서 웨이퍼(20)의 절단면의 일부이다.
우선, 도 1에 도시한 바와 같이 N형 기판(40)의 표면에, 에피택셜성장층(42) 및 실리콘산화막(SiO2)(44)을 그 순서로 형성한 것을 준비한다.
다음에 도 3에 보인 바와 같이 실리콘 산화막(SiO2)(44) 가운데 사선부만을 에칭에 의하여 제거한다. 에칭은 사선부 이외의 부분을 레지스트에 의하여 마스크 하는 것에 의하여 수행된다. 에칭후, 레지스트를 제거하고 잔여 실리콘산화막(44)(사선부 이외의 부분)을 마스크를 제거한 후, 남은 실리콘 산화막(44)(사선부 이외의 부분)을 마스크로서, 보론을 열확산시킨다. 이것에 의하여 베이스영역(46)이 형성된다.
그 후 다시 웨이퍼(20)의표면에 실리콘 산화막(44)을 형성하고 상술한 베이스영역(46)의 형성과 같은 순서로 도 4에 도시한 바와같이 에미터영역(48)을 형성한다. 단 이 경우 보론이 아닌 인을 열확산시킨다. 이러한 공정에 있어서, 동시에 가드링(50)도 형성된다. 가드링(50)은, 플레이너 트랜지스터의 소자를 권취하도록 형성되고, 칩표면에 있어서 리크전류의 발생을 방지한다. 이러한 실시형태에 있어서는 가드링(50)의 각부(50a)는 원호상에 형성되어 있다.
다음에 도 5에 도시한 바와 같이, 폴리실리콘에 의하여 구성되는 저항체(52)(사선부)를 형성한다. 즉 웨이퍼(20)의 표면에 다시 실리콘산화물(44)을 형성하고 그 상부에 폴리실리콘을 퇴적시킨다. 퇴적된 폴리실리콘을 패턴닝하는 것에 의하여 저항체(52)가 형성된다.
다음에 도 6에 도시한 바와 같이 베이스영역(46) 및 에미터영역(48)의 상부의 실리콘산화막(44)을, 에칭에 의하여 일부 제거하고, 컨택트홀(54, 56)을 형성한다. 이 공정에서 가드링(50)의 외측의 실리콘산화물(44)도 제거하여 두고, 사선부는 이 공정에서 제거되는 실리콘산화막(44)의 범위이다.
다음에 도 7에 도시한 바와 같이, 사선부에 알미늄배선(58)을 형성한다, 알미늄배선(58)은, 진공증착 등의 방법을 사용하여 웨이퍼(20)의 표면에 알미늄의 층을 형성하고, 이것을 에칭에 의하여 패터닝함으로써 얻어진다.
다음에 도 11a에 도시한 바와 같이 CVD방법 등에 의하여, 웨이퍼(20)의 표면에 보호막으로서 실리콘질화막(SiN)(60)을 형성하고, 도 11b에 도시한 바와 같이 형성한 실리콘 질화막(60) 상에 레지스트(62)를 패터닝한다. 다음에 도 12a에 도시한 바와 같이 레지스터(62)를 마스크로서 에칭을 행하는 것에 의하여 실리콘질화막(60)의 일부를 제거한다.
이와 같이 하여 제거된 실리콘질화막(60)의 범위가, 도 8에 도시한 사선부이다. 이러한 공정에 있어서, 본딩와이어(도시생략)를 위한 컨택트홀(64)이 형성됨과 같이 다이(22)의 주변부(22a)의 실리콘질화막(60)이 제거된다. 따라서 도 12a에 도시한 바와 같이 다이(22)의 주변부(22a)에 있어서는 실리콘의 에피터셜성장층(42)가 노출된다.
다음에 도 12a의 상태의 그대로, 즉 도 12a의 공정에서 사용한 레지스트(61)를 남겨놓은 채로, 웨이퍼(20)를 가열한다. 이러한 가열에 의하여 도 12b에 도시한 바와 같이, 레지스트(62)가 조금 넓어지고, 다이(22)의 주변부(22a)를 일부 덮도록 된다.
도 10에 도시한 해칭부분이, 가열전의 레지스트(62)를 보이고 있다. 가열에 의하여 레지스트(62)는, 점선부분까지 넓어진다. 이러한 실시예에 있어서, 상술한 스크라이브라인(24)의 교차점(34) 근방에 있는 레지스트(62)의 각부(62a)를 원호상으로 패터닝하도록 구성하고 있다. 따라서 가열한 경우, 각부(62a)에 있어서 레지스트(62)는 원호의 법선방향을 향하여 균일하게 넓어진다.
다음에 도 13a에 도시한 바와 같이, 가열에 의하여 넓어진 레지스트(62)를 마스크로서 에칭을 행한다. 이러한 공정에서 다이(22)의 주변부(22a)의 일부에 있어서, 에피택셜성장층(42)이 소정 깊이만큼 제거되고, 상술한(도 2참조) 절단용홈(26)이 형성된다. 그리고 컨택트홀(64)의 일부에 있어서 알미늄배선(58)이 노출되어 있지만, 실리콘에 비하여 알미늄의 에칭레이트가 상당히 작기 때문에 알미늄배선(8)은 거의 에칭되지 않는다.
이와 같이 하여 형성된 절단용홈(26)이, 도 9의 사선부로 표시되어 있다. 그 후에는, 도 13b에 도시한 바와 같이 레지스트(62)를 제거한다. 도 9에 도시한 바와 같이 플레이너트랜지스터를 구성하는 요소는, 가드링(50)을 포함하고, 전체 절단용홈(26)의 내측에 들어갈 수 있도록 배치되어 있다.
다음에 도 1에 도시한 바와 같이 절단용홈(26)의 폭보다 좁은 폭의 다이싱쏘우(도시생략)을 사용하여, 절단용홈(26)의 중심을 따라서 웨이퍼(20)를 절단한다. 따라서 스크라이브라인(24)의 폭은, 절단용홈(26)의 폭보다 좁고, 다이싱쏘우가 절단용홈(26)의 측벽(32)에 접할 가능성은 극히 낮다. 이 때문에 다이싱쏘우의 날의 진입에 따르는 다이(22) 상면의 손상을 방지할 수 있다.
이와 같이 절단용홈(26)를 설치하는 것에 의하여, 절단의 정밀도를 대폭 향상시킬 수 있다. 따라서 하나의 웨이퍼(20)에서, 보다 많은 수의 다이(22)를 절단하기 위해서, 다이(22) 상호간의 간격을 좁게 설정하지 않으면 안되는 경우, 즉 스크라이브라인(24)의 마진을 작게 할 수 없는 경우에 있어서도 다이싱쏘우의 폭자체를 변경할 필요는 없게 된다.
도 2에 도시한 바와 같이, 웨이퍼(20)의 상면에 형성된 세로 및 가로의 절단용홈(26)을 따라서, 다이싱쏘우로 웨이퍼(20)를 절단하는 것에 의하여, 웨이퍼(20)에서 다이(22)를 잘라낸다.
상술한 바와 같이, 상호 교차하는 절단용홈(26)의 측벽(32)은, 교차점(34) 근방에 있어서, 접속부(32a)로 접속되고, 접속부(32a)는, 원호형상으로 형성되어 있다. 즉 교차점(34) 근방에 있어서 절단용홈(26)의 측벽(32)는, 스크라이브라인(24)에서 더욱 이격되어 있다. 따라서 스크라이브라인(24)의 쵸차점(34) 근방에 있어서 다이싱쏘우가 절단용홈(26)의 측벽(32)의 접속부(32a)에 접하지 않게 된다. 이 때문에 절단시 발생하기 쉬운 다이(22)의 상면 각부의 파손을 확실하게 방지할 수 있다.
그리고 상술한 실시예에 있어서, 절단용홈(26)의 측벽(32)의 접속부(32a)를 원호형상으로 형성하지만, 접속부(32a)를 원효형상 이외의 형상, 예를 들면 타원형상, 또는 곡선형상 등의 2차곡선형상이나 3차원 이상의 곡선형상을 하는 것도 가능하다. 또한 2이상의 직선을 접속한 형상이나 하나의 곡선(면취 형상)으로 형성하는 것도 가능하다.
또한 상술한 실시예에 있어서는, 구형성공정의 이전 공정에서 사용한 레지스트를 가열하여 확장시킨 것을, 홈형성공정에 있어서 마스크로서 에칭을 수행하는 것에 의하여 절단용홈을 형성하도록 구성하고 있지만, 그 이전의 공정에서 사용한 레지스트를 사용하는 것 없이, 완전히 독립된 공정에 의하여 절단용홈을 형성하도록 구성하는 것도 가능하다.
또한 상술한 실시형태에 있어서는 절단용홈 상호 교차점 부근에 있어서의 절단용홈의 폭이, 절단용홈 상호간의 교차점 근방 이외의 부분의 절단용홈의 폭보다 넓게 되도록 형성하고 있지만, 절단용홈 상호간의 교차점 근방에 있어서의 절단용의 폭이 절단용홈의 폭보다 넓게 되지 않도록 형성하는 것도 가능하다.
또한 상술한 실시예에 있어서는 반도체칩의 측면 전체 주면에 걸쳐 측면의 상부에 후퇴부를 설치하고 있자만, 후퇴부는 반드시 반도체칩의 측면 전주면에 거쳐 설치할 필요는 없다. 예를 들면 반도체칩의 각부에만 설치하는 것도 가능하다.
또한 후퇴부는 반드시 측면의 상부에 설치할 필요도 없다.
그리고 상술한 실시예에 있어서는, 플레이너트랜지스터에 본 발명이 적용되는 경루를 예를 들어 설명하였지만, 이러한 설명은 이러한 것에 한정되는 것은 아니다. 본 발명은 플레이너프랜지스터 이외의 트랜지스터나, IC, LSI 등 반도체칩에 일반적으로 적용될 수 있다.

Claims (15)

  1. 반도체웨이퍼에서 절단하는 경우 형성되는 거의 평활한 절단면을 구비하는 측면을 복수개 구비하는 반도체칩에 있어서,
    상기 측면에 절단면에서 실질적으로 후퇴시킨 후퇴부를 형성하는 것을 특징으로 하는 반도체칩.
  2. 제1항에 있어서, 측면 상호가 교차하는 근방에 있어서의 후퇴부의 절단면에서의 후퇴량이, 측면 상호가 교차하는 근방 이외의 부분에 있어서의 후퇴부의 절단면에서의 후퇴량보다 크게 형성되는 것을 특징으로 하는 반도체칩.
  3. 제1항에 있어서, 측면 상호가 교차하는 근방의 절단면에서의 후퇴량이, 측면 상호가 교차하는 근방 이외의 부분에 있어서의 후퇴부의 절단면에서의 후퇴량과 거의 동일하게 되도록 형성되는 것을 특징으로 하는 반도체칩.
  4. 제1항에 있어서, 상기 측면의 전주면에 걸쳐, 상기 후퇴부를 성형하는 것을 특징으로 하는 반도체칩.
  5. 제1항에 있어서, 상기 측면 상호가 교차하는 근방에만 상기 후퇴부를 성형하는 것을 특징으로 하는 반도체칩.
  6. 제1항에 있어서, 상기 측면 상호가 교차하는 근방에 있어서의 후퇴부의 형상이, 반도체 웨이퍼의 상방에서 보다 거의 원호형상인 것을 특징으로 하는 반도체 칩.
  7. 제1항에 있어서, 상기 반도체칩은, 플레이너 트랜지스터를 구비하는 칩인 것을 특징으로 하는 반도체칩.
  8. 반도체 웨이퍼에서 반도체칩을 절단하는 절단공정을 포하마는 반도체칩의 제조방법에 있어서,
    상기 절단공정에 앞서, 반도체 웨이퍼의 절단예정부분에 절단공구의 절단부보다 큰 폭의 절단용홈을 형성하는 홈형성공정을 구비하는 것을 특징으로 하는 반도체칩의 제조방법.
  9. 제8항에 있어서, 상기 절단용홈 상호의 교차점 근방에 있어서의 절단용홈의 폭이, 절단용홈 상호의 교차점 근방 이외의 부분에 있어서의 절단용홈의 폭보다 넓게 되도록 형성하는 것을 특징으로 하는 반도체칩의 제조방법.
  10. 제9항에 있어서, 상기 홈형성공정 이전의 공정에서 사용한 레지스트를 가열하여 확장한 것을, 홈형성공정에 있어서의 마스크로서 에칭을 수행하는 것에 의하여 상기 절단용홈을 형성하도록 함과 같이, 상기 이전의 공정에서 사용한 레지스트의 패턴 가운데, 교차하는 절단용홈의 윤곽선에 대응하는 부분 상호를 원활하게 접속한 것을 특징으로 하는 반도체칩의 제조방법.
  11. 제8항에 있어서, 상기 반도체칩의 절단용홈의 형성에 있어서, 반도체칩을 구성하는 반도체소자의 배치를 정하는 것을 특징으로 하는 반도체칩의 제조방법.
  12. 제9항에 있어서, 상기 반도체칩의 절단용홈의 형성에 있어서 반도체칩을 구성하는 반도체소자의 배치를 결정하는 것을 특징으로 하는 반도체칩의 제조방법.
  13. 제10항에 있어서, 반도체칩의 절단용홈의 형성에 있어서 반도체칩을 구성하는 반도체소자의 배치를 결정하는 것을 특징으로 하는 반도체칩의 제조방법.
  14. 제10항에 있어서, 상기 이전의 공정에서 사용한 레지스트의 패턴 가운데, 교차하는 절단용홈의 윤관선에 대응하는 부분 상호를 거의 원호형상으로 접속한 것을 특징으로 하는 반도체칩의 제조방법.
  15. 제8항에 있어서, 상기 반도체칩은, 플레이너트랜지스터를 구비하는 칩인 것을 특징으로 하는 반도체칩의 제조방법.
KR1019970708518A 1996-06-07 1997-06-06 반도체칩및반도체칩의제조방법 KR19990022039A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-145415 1996-06-07
JP8145415A JPH09330891A (ja) 1996-06-07 1996-06-07 半導体チップおよび半導体チップの製造方法

Publications (1)

Publication Number Publication Date
KR19990022039A true KR19990022039A (ko) 1999-03-25

Family

ID=15384734

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970708518A KR19990022039A (ko) 1996-06-07 1997-06-06 반도체칩및반도체칩의제조방법

Country Status (5)

Country Link
EP (1) EP0844648A1 (ko)
JP (1) JPH09330891A (ko)
KR (1) KR19990022039A (ko)
CN (1) CN1097849C (ko)
WO (1) WO1997047029A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100359769B1 (ko) * 2000-02-29 2002-11-07 주식회사 하이닉스반도체 하프톤 위상반전 마스크 및 그 제조방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110755A (ja) * 1999-10-04 2001-04-20 Tokyo Seimitsu Co Ltd 半導体チップ製造方法
JP3368876B2 (ja) 1999-11-05 2003-01-20 株式会社東京精密 半導体チップ製造方法
JP3992893B2 (ja) * 1999-12-02 2007-10-17 富士通株式会社 半導体装置のアンダーフィル方法
DE10029035C1 (de) * 2000-06-13 2002-02-28 Infineon Technologies Ag Verfahren zur Bearbeitung eines Wafers
JP2003332270A (ja) 2002-05-15 2003-11-21 Renesas Technology Corp 半導体装置およびその製造方法
JP4185704B2 (ja) 2002-05-15 2008-11-26 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4961617B2 (ja) * 2007-10-01 2012-06-27 新光電気工業株式会社 配線基板とその製造方法及び半導体装置
JP5080338B2 (ja) * 2008-04-07 2012-11-21 株式会社豊田中央研究所 半導体素子を金属層によって基板に接合したモジュール
JP5503113B2 (ja) 2008-05-08 2014-05-28 古河電気工業株式会社 半導体装置、ウエハ構造体および半導体装置の製造方法
CN101989018B (zh) * 2009-08-05 2012-09-05 群康科技(深圳)有限公司 薄膜晶体管基板
EP3212417B1 (en) * 2014-10-30 2019-12-18 Hewlett-Packard Development Company, L.P. Fluid ejection device
JP6950484B2 (ja) * 2017-11-20 2021-10-13 沖電気工業株式会社 半導体素子、発光基板、光プリントヘッド、画像形成装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56103447A (en) * 1980-01-22 1981-08-18 Toshiba Corp Dicing method of semiconductor wafer
JPS6214440A (ja) * 1985-07-12 1987-01-23 Mitsubishi Electric Corp 半導体ウエハ及びその分割方法
JPS6226839A (ja) * 1985-07-29 1987-02-04 Oki Electric Ind Co Ltd 半導体基板
JPS62186569A (ja) * 1986-02-12 1987-08-14 Nec Corp 電界効果型トランジスタの製造方法
JPS6418733U (ko) * 1987-07-22 1989-01-30
JPH0750700B2 (ja) * 1989-06-27 1995-05-31 三菱電機株式会社 半導体チップの製造方法
JPH05136261A (ja) * 1991-11-15 1993-06-01 Kawasaki Steel Corp 半導体チツプ及びウエハのダイシング方法
US5259925A (en) * 1992-06-05 1993-11-09 Mcdonnell Douglas Corporation Method of cleaning a plurality of semiconductor devices
EP0678904A1 (en) * 1994-04-12 1995-10-25 Lsi Logic Corporation Multicut wafer saw process
JPH08293476A (ja) * 1995-04-21 1996-11-05 Hitachi Ltd 半導体集積回路装置の製造方法および半導体ウエハならびにフォトマスク

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100359769B1 (ko) * 2000-02-29 2002-11-07 주식회사 하이닉스반도체 하프톤 위상반전 마스크 및 그 제조방법

Also Published As

Publication number Publication date
CN1190489A (zh) 1998-08-12
JPH09330891A (ja) 1997-12-22
CN1097849C (zh) 2003-01-01
EP0844648A1 (en) 1998-05-27
EP0844648A4 (ko) 1998-06-17
WO1997047029A1 (fr) 1997-12-11

Similar Documents

Publication Publication Date Title
EP0032801B1 (en) Method of dicing a semiconductor wafer
KR19990022039A (ko) 반도체칩및반도체칩의제조방법
US3771218A (en) Process for fabricating passivated transistors
CN110896025A (zh) 晶圆键合方法以及键合后晶圆
US4073055A (en) Method for manufacturing semiconductor devices
US6107161A (en) Semiconductor chip and a method for manufacturing thereof
CN108666207A (zh) 制作半导体元件的方法
JP2718901B2 (ja) 半導体装置の製造方法
JPH05267449A (ja) 半導体装置及びその製造方法
US6249036B1 (en) Stepper alignment mark formation with dual field oxide process
CN113078119B (zh) 半导体结构的制作方法及半导体结构
US6218263B1 (en) Method of forming an alignment key on a semiconductor wafer
US20060148256A1 (en) Method for forming patterns aligned on either side of a thin film
JPH01214040A (ja) 半導体集積回路の製造方法
JPH07161684A (ja) 半導体装置の製造方法
KR100287079B1 (ko) 반도체 장치 및 그 제조방법
JPH02162750A (ja) 半導体装置の製造方法
KR100356791B1 (ko) 반도체 소자의 퓨즈 형성 방법
JPS6347331B2 (ko)
JP3174918B2 (ja) 半導体集積回路チップの製造方法
KR0153616B1 (ko) 포토레지스터 에치 백 스텝의 안정화 방법
KR0138963B1 (ko) 금속배선 형성방법
KR100312654B1 (ko) 반도체 소자의 패턴구조
KR100252756B1 (ko) 반도체소자의설계기법의변경을통한오버랩마진향상방법
CN115376895A (zh) 图案化结构及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application