KR100252756B1 - 반도체소자의설계기법의변경을통한오버랩마진향상방법 - Google Patents
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Abstract
본 발명은 포토레지스터를 이용한 좁은 면적과 넓은 면적 패턴을 가지는 반도체 소자의 설계기법의 변경을 통한 오버랩 마진 향상 방법에 있어서, 상기 넓은 면적의 포토레지스트 패턴에 홈(A)을 형성하여 CD(Critical Dimension) 손실을 방지할 지역을 좁은 패턴 지역으로 형성하는 제1단계와, 상기 포토레지스트를 이용하여 노출된 지역을 식각하여 증착물질의 패턴을 형성하는 제2단계를 포함하여 이루어지며, 또한 CD(Critical Dimension) 손실없이 형성할층 상에 포토레지스트를 이용하여 좁은 패턴 지역으로 형성하는 제1단계와, 상기 포토레지스트를 이용하여 노출된 지역을 식각하여 증착물질의 패턴을 형성하는 제2단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 설계기법의 변경을 통한 오버랩 마진 향상 방법에 관한 것이다.
Description
제1도는 종래의 마스크 설계 작용 상태도.
제2도는 본 발명의 일실시예에 따른 마스크 설계 작용 상태도.
제3도는 본 발명의 일실시예에 따른 마스크 설계 작용 상태도.
* 도면의 주요부분에 대한 부호의 설명
1 : 콘택홀
본 발명은 반도체 소자의 설계기법의 변경을 통한 오버랩 마진 향상 방법에 관한 것이다. 종래의 설계 기법의한 금속 마스크 디자인을 제1도를 통하여 살펴보면, 도면에서 1은 콘택홀을 각각 나타낸다.
제1(a)도는 콘택홀(1)이 형성되어 있는 상태의 평면도이다.
제1(b)도는 콘택홀이 형성되어 있는 전체 구조 상주에 금속을 증착하고 종래의 설계 기법에 의한 포토레지스트(Photoresist; P/R)로 금속 마스크를 형성한 평면도로서, 도면에서 빗금은 금속이 노출되어 있는 부위를 나타낸다.
그러나, 넓은 패턴에서 CD(Critical Dimension; 이하 CD라 칭함) 손실이 크기 때문에 넓은 콘택홀을 덮고 있던 포토레지스트 지역에 의해 형성되어 지는 금속배선은 현상후에는 금속이 콘택홀을 완전히 덮지 못한다(제1(c)도). 이는 고집적소자로 감에 따라 소자 설계시 오버랩 마진(Overlap Margin)을 충분히 확보해 주기가 어렵게 됨으로 인하여 금속 식각공정 진행후 콘택홀을 금속선이 완전하게 덮지 못하게 되는 문제점을 야기시키게 된다.
상기 문제점을 해결 하기 위하여 안출된 본 발명은 금속 식각공정진행시 좁은 패턴에 비해 넓은 패턴에서 CD 손실이 큰것이 일반적인 특성이기 때문에, 소자 설계시 이러한 특성을 적절하게 이용하여 설계함으로써 오버랩 마진을 크게 향상시켜 금속이 콘택홀을 충분히 덮으므로써 반도체 소자의 신뢰성을 확보하는 반도체 소자의 설계기법의 변경을 통한 오버랩 마진 향상 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 안출된 본 발명은, 포토레지스터를 이용한 좁은 면적과 넓은 면적 패턴을 가지는 반도체 소자의 설계기법의 변경을 통한 오버랩 마진 향상 방법에 있어서, 상기 넓은 면적의 포토레지스트 패턴에 홈(A)을 형성하여 CD 손실을 방지할 지역을 좁은 패턴 지역으로 형성하는 제1단계와, 상기 포토레지스트를 이용하여 노출된 지역을 식각하여 증착물질의 패턴을 형성하는 제2단계를 포함하여 이루어지는 것을 특징으로 한다.
또한 본 발명은, 포토레지스터를 이용한 좁은 면적과 넓은 면적 패턴을 가지는 반도체 소자의 설계기법의 변경을 통한 오버랩 마진 향상 방법에 있어서, CD(Critical Dimenstion) 손실없이 형성할층 상에 포토레지스트를 이용하여 좁은 패턴 지역으로 형성하는 제1단계와, 상기 포토레지스트를 이용하여 노출된 지역을 식각하여 증착물질의 패턴을 형성하는 제2단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하면 다음과 같다.
먼저, 본 발명에 따른 일실시예를 상세히 설명한다.
콘택홀(1)이 형성되어 있는 상태(제2(a)도)에서 금속을 전체 구조 상부에 증착하고 포토레지스트를 이용하여 패턴을 형성하는데, 이때 콘택홀이 형성되어 있는 지역을 포함하고 있는 넓은 지역의 패턴 안쪽에 홈(A)을 내어 포토레지스트 패턴을 형성한다(제2(b)). 여기서 도면의 빗금친 부위는 노출되어 있는 금속을 나타낸다(제2(b)도).
이어서, 상기 포토레지스트를 이용하여 노출되어 있는 금속을 패턴하게 되면, 상기 콘택홀을 따라 증착되어 있던 금속의 손실이 발생하지 않고 원하는 패턴을 얻게 된다(제2(c)도).
그리고 본 발명의 다른 실시예를 제3도를 통하여 상세히 살펴본다.
상기 일실시예에서 형성한 홈(A)을 형성하지 않고 넓은 패턴이 형성되는 지역을(B)(제3(b)도) 포토레지스트 패턴 형성시 완전히 노출시켜 금속배선 형성시 식각하여 제거 하는 것이다(제3(c)도).
또한 상기 본 발명은 콘택홀에 접속되는 금속뿐만아니라 모든 반도체 공정의 적용할 수 있다.
상기와 같이 이루어지는 본 발명은 콘택홀에 증착되어 지는 금속배선을 좁은 패턴에서 형성하게 되어 CD 손실을 줄여 공정마진을 높일 수 있으며, 사이드 힐락(Side Hillock) 성장을 방지하여 반도체 소자의 신뢰성과 수율을 증가시킬 수 있는 효과가 있다.
Claims (2)
- 포토레지스터를 이용한 좁은 면적과 넓은 면적 패턴을 가지는 반도체 소자의 설계기법의 변경을 통한 오버랩 마진 향상 방법에 있어서,상기 넓은 면적의 포토레지스트 패턴에 홈(A)을 형성하여 CD(Critical Dimension) 손실을 방지할 지역을 좁은 패턴 지역으로 형성하는 제1단계와,상기 포토레지스트를 이용하여 노출된 지역을 식각하여 증착물질의 패턴을 형성하는 제2단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 설계기법의 변경을 통한 오버랩 마진 향상 방법.
- 포토레지스터를 이용한 좁은 면적과 넓은 면적 패턴을 가지는 반도체 소자의 설계기법의 변경을 통한 오버랩 마진 향상 방법에 있어서,CD(Critical Dimension) 손실없이 형성할층 상에 포토레지스트를 이용하여 좁은 패턴 지역으로 형성하는 제1단계와,상기 포토레지스트를 이용하여 노출된 지역을 식각하여 증착물질의 패턴을 형성하는 제2단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 설계기법의 변경을 통한 오버랩 마진 향상 방법.
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| KR1019920026932A KR100252756B1 (ko) | 1992-12-30 | 1992-12-30 | 반도체소자의설계기법의변경을통한오버랩마진향상방법 |
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| KR1019920026932A KR100252756B1 (ko) | 1992-12-30 | 1992-12-30 | 반도체소자의설계기법의변경을통한오버랩마진향상방법 |
Publications (2)
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| KR940016472A KR940016472A (ko) | 1994-07-23 |
| KR100252756B1 true KR100252756B1 (ko) | 2000-04-15 |
Family
ID=19348085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019920026932A KR100252756B1 (ko) | 1992-12-30 | 1992-12-30 | 반도체소자의설계기법의변경을통한오버랩마진향상방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100252756B1 (ko) |
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1992
- 1992-12-30 KR KR1019920026932A patent/KR100252756B1/ko not_active IP Right Cessation
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| KR940016472A (ko) | 1994-07-23 |
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