JPH10270443A - 半導体製造方法及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は多層配線構造を採用する際の配線段差
が少なく、配線のエッチング量が少なくて済む半導体製
造方法及び半導体装置を提供するようにする。 【解決手段】第１層間膜１８上の上層メタル３６の形成
位置に、酸化膜ドライエッチングに対して選択性のある
窒化膜２０を形成したため、第２層間膜２４を酸化膜ド
ライエッチングして溝を形成する場合に、この窒化膜２
０がエッチングストッパーとなって第２層間膜２４の膜
厚分に相当する深さの溝をエッチングレートに関係無
く、安定して形成することができる。そして、この溝に
アルミニウムを埋め込んだ後、溝から上のアルミニウム
をドライエッチングするだけで、メタル膜厚の割に段差
の小さい、平坦度の向上した上層メタル３６を形成する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体製造方法及
び半導体装置に関し、詳細には、基板上に層間膜を介し
て複数の配線が積層形成される半導体製造方法及び半導
体装置に関する。

【０００２】

【従来の技術】近時の半導体装置は、高度情報化社会に
伴って大量の情報を高速処理する必要性から集積化が進
み、基板上に形成される回路素子や配線パターンが高密
度化している。これらの半導体装置は、２次元面内にお
ける集積化が既に限界に近づいているため、層間膜を介
して複数の素子や配線を積層する多層配線構造（３次元
構造）を採用することによって集積度を上げることが行
われている。

【０００３】従来の多層配線構造は、シリコンのような
半導体基板上に設けられた絶縁膜（例えば、ＳｉＯ₂ ）
上に、アルミニウムなどの配線メタル層を形成し、フォ
トリソグラフィ技術により所定形状にパターニングして
下層配線を形成した後、その上に層間絶縁膜（例えば、
ＳｉＯ₂ ）を形成し、さらにその上に配線メタル層（例
えば、アルミニウム）を形成して、フォトリソグラフィ
技術により所定形状にパターニングすることにより、上
層配線が形成されていた。

【０００４】このような多層配線構造では、下層配線パ
ターンのエッジ部による段差の影響により、その上の層
間絶縁膜や上層配線パターンに表れて膜厚が不均一にな
り易いため、層間絶縁膜の場合は電気的絶縁性が不良と
なったり、上層配線パターンの場合は（エレクトロ・マ
イグレーション耐性等による）断線が起こり易くなると
いう不都合があった。特に、配線構造が多層化するにつ
れて、各配線パターンの段差がそれぞれの上層に対して
影響を与えるようになるため、上述した不都合の度合い
がより顕著となる。

【０００５】そこで、特開昭５８−８９８４３号公報に
記載されている多層配線構造では、 下地絶縁膜に対して配線パターン（Ａｌ）を形成する
位置に対応したレジストをパターニング形成し、その
レジストをマスクにして下地絶縁膜を一定の深さまでエ
ッチングして溝を形成し、レジストを残したままアル
ミニウム（Ａｌ）を成膜することにより、アルミニウム
は溝部とレジスト上部に分離して成膜され、レジスト
を除去してレジスト上部のアルミニウムを除去し、溝部
のアルミニウムのみを残すことにより、段差の無い配線
パターンを形成している。

【０００６】また、特開昭５８−１２２７５１号公報に
記載の半導体装置では、下地絶縁膜上にレジストを塗
布し、所定の配線パターンに対応するようにレジストを
パターニング形成し、そのレジストをマスクにして下
地絶縁膜を一定の深さ（配線パターンの全部又は一部が
埋まるような深さ）までエッチングして溝を形成し、
ウエハ全面にアルミニウムを成膜した後、レジストを除
去して溝部のアルミニウムのみを残し、その上に層間
膜として被覆性の良好なポリイミド樹脂を用いて成膜
し、その上に上層のアルミニウム配線を形成すること
により、下層配線の段差の影響を上層配線に及ぼさない
ようにしている。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置にあっては、高集積化により配線
パターンが微細化すると、ドライエッチング時に側壁保
護膜が安定して生成されなくなることから、配線プロフ
ァイル不良が発生するおそれがあった。

【０００８】また、マイクロローディング効果により、
パターンが微細化するのに伴ってエッチングレートが低
下すると、処理時間が増加するため、スループットや対
レジストマージンが低下し、さらに、下地層間膜のエッ
チング量が増加して下地層間膜の絶対段差が増加するこ
とになる。このため、フォトリソグラフィ技術を行う際
の焦点深度（Ｄ．Ｏ．Ｆ：Depth of Focus）のマージン
の低下により解像度が低下したり、層間膜の平坦度が低
下してしまうという不都合があった。

【０００９】さらに、上述した配線プロファイルの安定
性の欠如は、層間膜プロセスの再現性を悪化させるとい
う不都合があった。

【００１０】また、上述した特開昭５８−８９８４３号
公報や特開昭５８−１２２７５１号公報に記載の従来例
では、下地絶縁膜をエッチングして溝を形成し、その溝
に配線材料であるメタルを埋め込んで配線パターンを形
成するため、配線パターンの段差を小さくすることがで
きる。しかし、下地絶縁膜のエッチング時におけるエッ
チングレートは、ウエハ内の場所によって、また、ウエ
ハ間によってバラツキがあるため、下地絶縁膜をエッチ
ングして形成される溝の深さが異なってしまい、再現性
の良いプロセスが得られなくなるという不都合がある。

【００１１】さらに、レジストが付いた状態で配線材料
であるアルミニウムを成膜するため、安定した膜質のア
ルミニウムを得ることができず、その上、溝にアルミニ
ウムを埋め込む際に、埋め込み特性の優れた高温アルミ
ニウムプロセスを適用することができないため、アルミ
ニウムを溝に確実に埋め込むことができないという不都
合があった。

【００１２】そこで、請求項１記載の発明は、層間膜上
の配線形成位置に酸化膜ドライエッチングに対して選択
性のあるストッパー膜を形成する工程が含まれているこ
とにより、酸化膜ドライエッチングにより溝を形成する
際に常に安定した深さの溝を形成することのできる半導
体製造方法を提供することを目的としている。

【００１３】請求項２記載の発明は、第１層間膜上のス
トッパー膜を使って第２層間膜を酸化膜ドライエッチン
グで除去して溝を形成し、その溝に導電材料を埋め込ん
で余分な導電材料をエッチングで除去して上層配線を形
成することにより、凹凸の少ない、膜厚制御性の良い上
層配線を短いエッチング処理時間で形成することのでき
る半導体製造方法を提供することを目的としている。

【００１４】請求項３記載の発明は、第１層間膜上のス
トッパー膜を使って、ストッパー膜上の第２層間膜を酸
化膜ドライエッチングで除去し、その部分に導電材料を
埋め込んで上層配線を形成したことにより、凹凸の少な
い、膜厚制御性の良い上層配線を短いエッチング処理時
間で形成することのできる半導体装置を提供することを
目的としている。

【００１５】

【課題を解決するための手段】請求項１記載の発明の半
導体製造方法は、基板上に複数の配線が層間膜を介して
積層形成される半導体製造方法において、前記層間膜上
の前記配線形成位置に酸化膜ドライエッチングに対して
選択性のあるストッパー膜の形成工程が含まれているこ
とにより上記目的を達成している。

【００１６】ここで、ストッパー膜としては、例えば、
窒化膜や多結晶シリコンなどがあり、二酸化シリコン
（ＳｉＯ₂ ）などの層間膜に対して酸化膜ドライエッチ
ングを行って溝や穴等を形成する場合に、エッチングス
トッパーとして用いることができる。

【００１７】上記構成によれば、基板上に複数の配線が
層間膜を介して積層形成された、いわゆる多層配線構造
を採用する際に、層間膜上の配線形成位置にストッパー
膜を形成する工程を含んでいるため、このストッパー膜
をエッチングストッパーとして、例えばストッパー膜上
の層間膜を酸化膜ドライエッチングすることにより、ス
トッパー膜の位置まで確実に層間膜を除去することがで
きるので、常に安定した深さの溝や穴等を形成すること
ができる。このように、制御性の良好な溝や穴等を使っ
て半導体装置を製造する場合は、同一ウエハ内における
位置によって、またウエハ間によってエッチングレート
にバラツキがあったとしも、製造プロセスの再現性が良
好となる。

【００１８】請求項２記載の発明の半導体製造方法は、
基板上に複数の配線が層間膜を介して積層形成される半
導体製造方法において、第１層間膜の形成後、該第１層
間膜上の上層配線形成位置に酸化膜ドライエッチングに
対して選択性のあるストッパー膜を形成する工程と、前
記第１層間膜及び前記ストッパー膜上に第２層間膜を形
成し、上層配線形成位置の第２層間膜を前記ストッパー
膜に至るまで酸化膜ドライエッチングにより除去して溝
を形成する工程と、前記第２層間膜に形成された前記溝
に上層配線となる導電材料を埋め込む工程と、前記溝内
又は溝上以外の導電材料をエッチングにより除去して上
層配線を形成する工程と、を含むことにより、上記目的
を達成している。

【００１９】ここで、導電材料としては、例えば、アル
ミニウム（Ａｌ）などがあるが、配線材料として用いら
れる導電体膜であれば種々のものを用いることができ
る。特に、ここでは層間膜に形成された溝に導電材料を
埋め込むため、埋め込み特性の良好な材料と埋め込みプ
ロセスとを用いることが望ましい。例えば、配線材料と
してアルミニウムを用いる場合は、高温アルミニウムプ
ロセスを使って溝に対して確実に埋め込むようにする。

【００２０】上記構成によれば、第２層間膜に溝を形成
する場合は、第１層間膜上の上層配線形成位置にストッ
パー膜が形成されているため、酸化膜ドライエッチング
を行ってもストッパー膜の位置で確実に止めることが可
能であり、エッチングレートのバラツキに左右されるこ
となく、安定した深さの溝を確実に形成することができ
る。そして、上層配線は、この安定した深さに形成され
た溝に導電材料を埋め込むことにより形成されるため、
配線の膜厚制御性が良好となり、段差が生じ難いことか
ら、層間膜の絶縁不良や配線の断線の少ない多層配線構
造とすることができる。また、配線の下部は、溝内に収
まっているため、メタルエッチングを行うのは配線上部
だけで良く、エッチングの処理時間を短縮化されると、
対レジストマージンが向上し、レジストが薄膜化できる
ことからリソグラフィにおける解像度を向上させること
ができる。さらに、上層配線の下部は、溝内に収まって
いるため、配線プロファイルの安定性が向上し、層間膜
プロセスの再現性を向上させることができる。また、上
層配線の下部は、溝内に収まっているため、層間膜の平
坦度を良好にすることができる。

【００２１】請求項３記載の発明の半導体装置は、基板
上に複数の配線が層間膜を介して積層形成される半導体
装置において、第１層間膜と、前記第１層間膜上の上層
配線形成位置に形成された酸化膜ドライエッチングに対
して選択性のあるストッパー膜と、前記第１層間膜上で
前記ストッパー膜上を除く部分に選択的に形成された第
２層間膜と、前記ストッパー膜上に導電材料が埋め込ま
れた上層配線と、を備えたことにより、上記目的を達成
している。

【００２２】上記構成によれば、第１層間膜上にストッ
パー膜が形成されており、第２層間膜の上層配線形成位
置で酸化膜ドライエッチングを行ったとしても、ストッ
パー膜の位置で確実に止めることが可能となるため、ウ
エハ内やウエハ間におけるエッチングレートのバラツキ
に左右されることなく、安定した深さの溝を確実に形成
することができる。そして、この溝に導電材料を埋め込
んで上層配線を形成するならば、配線の膜厚制御性が良
好で、段差が生じ難いため、層間膜の絶縁不良や配線の
断線の少ない多層配線構造とすることができる。また、
上層配線の下部は、溝内に収まっているため、配線上部
の導電材料のみをエッチングすれば良く、メタルエッチ
ングの処理時間が短縮化されると、対レジストマージン
が向上して、レジストを薄膜化することができるため、
リソグラフィにおける解像度を向上させることができ
る。さらに、上層配線の下部が溝内に収まっているた
め、配線プロファイルの安定性が向上し、層間膜プロセ
スの再現性が良好となる。また、上層配線の下部は、溝
内に収まっているため、層間膜の平坦度を良好にするこ
とができる。

【００２３】

【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面に基づいて詳細に説明する。なお、以下に述
べる実施の形態は、本発明の好適な実施の形態であるか
ら、技術的に好ましい種々の限定が付されているが、本
発明の範囲は、以下の説明において特に本発明を限定す
る旨の記載がない限り、これらの態様に限られるもので
はない。

【００２４】図１〜図７は、本発明の半導体製造方法の
一実施の形態に係る配線領域１０の製造工程を示す断面
図である。ここでは、シリコン基板（以下、ウエハとも
いう）１２上に複数の配線を層間膜を介して順次積層形
成した多層配線構造を有する半導体装置に適用したもの
である。なお、図１〜図７では、シリコン基板１２上に
図示省略した下層構造１４が既に形成されており、その
上に下層メタル１６、及び第１層間膜１８、……が順次
形成されるものとする。

【００２５】次に、図１から順に配線領域１０の製造工
程をその作用とともに説明する。

【００２６】まず、図１では、シリコン基板１２上に形
成された下層構造１４上にアルミニウム（Ａｌ）をＰＶ
Ｄ（Physical Vapor Deposition） により所定の膜厚で
成膜し、フォトリソグラフィ技術を用いてパターニング
して下層メタル１６を形成し、その上にＳｉＯ₂ などの
第１層間膜１８が成膜される。そして、この第１層間膜
１８上には、本発明の特徴的なストッパー膜としての窒
化膜（ここでは、シリコン窒化膜：Ｓｉ₃ Ｎ₄ ）２０が
形成される。この窒化膜２０は、後述する第２層間膜２
４を酸化膜ドライエッチングすることによって溝２８を
形成する際に、エッチングストッパーとして機能するも
のである。

【００２７】図２では、この窒化膜２０上に後述する上
層メタル３６のパターンに合わせてフォトリソグラフィ
技術によりレジスト２２を選択的に形成し、これをマス
クとして窒化膜エッチングにより窒化膜２０がパターニ
ングされる。

【００２８】図３では、窒化膜２０上のレジスト２２が
除去され、全面にＳｉＯ₂ などの第２層間膜２４を成膜
する。この第２層間膜２４の膜厚は、次工程で形成され
る溝２８の深さと同じ位とする。これは、第１層間膜１
８上に形成された窒化膜２０がエッチングストッパーと
して機能するため、第２層間膜２４をエッチングするこ
とによって形成される溝２８の深さは、第２層間膜２４
の厚さとほぼ同じになるからである。

【００２９】そして、図４では、第２層間膜２４上にレ
ジストを塗布し、フォトリソグラフィ技術により溝形成
領域以外が覆われたマスク２６を形成し、酸化膜ドライ
エッチングにより第２層間膜２４をエッチングして溝２
８が形成される。この酸化膜ドライエッチングにより溝
２８を形成する場合は、窒化膜２８がエッチングストッ
パーとして機能しているため、確実に第１層間膜１８の
手前で止めることが可能となり、ウエハ内の場所によっ
て、また、ウエハ間によってエッチングレートが異なっ
たとしても、常に同じ深さの溝を形成することができる
という再現性に優れている。

【００３０】次に、図５では、下層メタル１６に対して
配線接続を行うためのビアホールを形成するため、第２
層間膜２４上の全面にレジストが塗布され、フォトリソ
グラフィ技術によりビアホールの形成領域以外を覆うマ
スク３０が形成され、酸化膜ドライエッチングにより第
１層間膜１８及び第２層間膜２４をエッチングしてビア
ホール３２が形成される。このビアホール３２を形成す
る際のドライエッチングでは、下層メタル１６がエッチ
ングストッパーとなるため、この場合も安定した深さの
ビアホール３２を形成することができる。

【００３１】図６では、使用済みのマスク３０を取り除
き、チタン（Ｔｉ）膜３４を全面に成膜した後、埋め込
み特性に優れた高温アルミニウムプロセスにより上層メ
タル３６となるアルミニウム（Ａｌ）を溝２８及びビア
ホール３２に埋め込むとともに、全面に所定の膜厚で成
膜させる。そして、この成膜された上層メタル３６を次
の図７でフォトリソグラフィ技術を用いてパターニング
する前は、アルミニウムから成る上層メタル３６の表面
で露光光が反射しないように、反射防止膜（ＡＲＣ：An
ti Refractive Coating ）３８を形成する。ここでは、
反射防止膜（ＡＲＣ）として、例えばＴｉＮ／４０ｎｍ
／２０ｎｍなどを用いているが、必ずしもこれに限られ
ない。

【００３２】そして、図７では、溝２８及びビアホール
３２の位置に上層メタル３６を形成すべく、上述した図
６の反射防止膜３８上にレジストを全面塗布した後、フ
ォトリソグラフィ技術により上層メタル３６の形成領域
を覆うマスク４０を形成し、アルミニウムをドライエッ
チングすることにより、上層メタル配線を形成すること
ができる。

【００３３】以上述べたように、本実施の形態によれ
ば、第１層間膜１８上の配線形成位置にエッチングスト
ッパーとなる窒化膜２０が形成されているため、第２層
間膜２４をドライエッチングして溝２８を形成する際
に、エッチングレートにバラツキがあったとしても常に
安定した深さの溝を形成することが可能となり、再現性
の良いプロセスで半導体装置を製造することができる。

【００３４】また、上層メタルの配線下部は、溝内に収
まっているため、配線プロファイルの安定性が向上し、
その結果、層間膜プロセスの再現性が良好となる。

【００３５】さらに、配線材料としてアルミニウムを用
いた場合は、高密度の電流により配線中のアルミ原子が
局所的に移動して、配線が断線する現象の起きるＥＭ
（Electro Migration ）耐性を向上させるため、配線の
メタル膜厚が厚くなる傾向にある。しかし、配線の少な
くとも一部が溝内に埋め込まれているため、段差が小さ
くなって層間膜形成時の平坦度を向上させることができ
る。

【００３６】また、配線形成のためのメタルのドライエ
ッチング時には、エッチングを行う実質のメタル膜厚が
最大でも溝から上の部分であって、エッチング量が少な
くて済むため、エッチングマスクとしてのレジスト薄膜
化が可能で、これにより、リソグラフィ解像度が向上す
るとともに、エッチング時間が短縮されてメタルエッチ
ングのスループットを向上させることができる。

【００３７】以上、本発明者によってなされた発明を好
適な実施の形態に基づき具体的に説明したが、本発明は
上記のものに限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。

【００３８】例えば、上記実施の形態においては、スト
ッパー膜の一例として窒化膜をあげて説明したが、酸化
膜ドライエッチングを行う際に層間膜に対して選択比の
とれるエッチングストッパーとしての機能を持った材質
であれば良く、例えば、多結晶シリコンなどを用いるこ
とができる。

【００３９】

【発明の効果】請求項１記載の発明の半導体製造方法に
よれば、層間膜上の配線形成位置に酸化膜ドライエッチ
ングに対して選択性のあるストッパー膜を形成する工程
が含まれているので、酸化膜ドライエッチングにより溝
を形成する際に常に安定した深さの溝を形成することが
できる。

【００４０】請求項２記載の発明の半導体製造方法によ
れば、第１層間膜上のストッパー膜を使って第２層間膜
を酸化膜ドライエッチングで除去して溝を形成し、その
溝に導電材料を埋め込んで余分な導電材料をエッチング
で除去して上層配線を形成するようにしたので、凹凸の
少ない、膜厚制御性の良い上層配線を短いエッチング処
理時間で形成することができる。

【００４１】請求項３記載の発明の半導体装置によれ
ば、第１層間膜上のストッパー膜を使って、ストッパー
膜上の第２層間膜を酸化膜ドライエッチングで除去し、
その部分に導電材料を埋め込んで上層配線を形成するよ
うにしたので、凹凸の少ない、膜厚制御性の良い上層配
線を短いエッチング処理時間で形成することができる。

【図面の簡単な説明】

【図１】本発明の半導体製造方法の一実施の形態に係る
配線領域の製造工程を示す断面図。

【図２】本発明の半導体製造方法の一実施の形態に係る
配線領域の製造工程を示す断面図。

【図３】本発明の半導体製造方法の一実施の形態に係る
配線領域の製造工程を示す断面図。

【図４】本発明の半導体製造方法の一実施の形態に係る
配線領域の製造工程を示す断面図。

【図５】本発明の半導体製造方法の一実施の形態に係る
配線領域の製造工程を示す断面図。

【図６】本発明の半導体製造方法の一実施の形態に係る
配線領域の製造工程を示す断面図。

【図７】本発明の半導体製造方法の一実施の形態に係る
配線領域の製造工程を示す断面図。

【符号の説明】

１０ 配線領域 １２ シリコン基板（基板） １８ 第１層間膜 ２０ 窒化膜（ストッパー膜） ２４ 第２層間膜 ２８ 溝 ３６ 上層メタル（上層配線）

Claims (3)

【特許請求の範囲】
1. 【請求項１】基板上に複数の配線が層間膜を介して積層
   形成される半導体製造方法において、前記層間膜上の前
   記配線形成位置に酸化膜ドライエッチングに対して選択
   性のあるストッパー膜の形成工程が含まれていることを
   特徴とする半導体製造方法。
2. 【請求項２】基板上に複数の配線が層間膜を介して積層
   形成される半導体製造方法において、第１層間膜の形成
   後、該第１層間膜上の上層配線形成位置に酸化膜ドライ
   エッチングに対して選択性のあるストッパー膜を形成す
   る工程と、前記第１層間膜及び前記ストッパー膜上に第
   ２層間膜を形成し、上層配線形成位置の第２層間膜を前
   記ストッパー膜に至るまで酸化膜ドライエッチングによ
   り除去して溝を形成する工程と、前記第２層間膜に形成
   された前記溝に上層配線となる導電材料を埋め込む工程
   と、前記溝内又は溝上以外の導電材料をエッチングによ
   り除去して上層配線を形成する工程と、を含むことを特
   徴とする半導体製造方法。
3. 【請求項３】基板上に複数の配線が層間膜を介して積層
   形成される半導体装置において、第１層間膜と、前記第
   １層間膜上の上層配線形成位置に形成された酸化膜ドラ
   イエッチングに対して選択性のあるストッパー膜と、前
   記第１層間膜上で前記ストッパー膜上を除く部分に選択
   的に形成された第２層間膜と、前記ストッパー膜上に導
   電材料が埋め込まれた上層配線と、を備えたことを特徴
   とする半導体装置。