JP2616519B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2616519B2 JP2616519B2 JP3215721A JP21572191A JP2616519B2 JP 2616519 B2 JP2616519 B2 JP 2616519B2 JP 3215721 A JP3215721 A JP 3215721A JP 21572191 A JP21572191 A JP 21572191A JP 2616519 B2 JP2616519 B2 JP 2616519B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に２層ゲートのMOS FET と２層電極構造のキャ
パシタとを形成する複合化プロセスに関する。
係り，特に２層ゲートのMOS FET と２層電極構造のキャ
パシタとを形成する複合化プロセスに関する。
【０００２】近年, 半導体装置プロセスの複合化に伴
い, 製造工程数が増え製造コストを増加させているた
め，プロセスの簡略化が要求されている。本発明はこの
要求に対応した製造方法として利用できる。
い, 製造工程数が増え製造コストを増加させているた
め，プロセスの簡略化が要求されている。本発明はこの
要求に対応した製造方法として利用できる。
【０００３】
【従来の技術】２層ゲートのMOS FET と２層電極構造の
キャパシタとを形成する際の一般的な従来例を説明す
る。
キャパシタとを形成する際の一般的な従来例を説明す
る。
【０００４】図３ (A)〜(E) は従来例を説明する断面図
である。以下各図の左側はキャパシタ部, 右側はFET 部
を示す。図３(A) において，シリコン(Si)基板１上に分
離絶縁膜として二酸化シリコン(SiO2)膜２を形成する。
である。以下各図の左側はキャパシタ部, 右側はFET 部
を示す。図３(A) において，シリコン(Si)基板１上に分
離絶縁膜として二酸化シリコン(SiO2)膜２を形成する。
【０００５】次いで，FET 部にゲート絶縁膜としてSiO2
膜３を形成する。次いで，気相成長(CVD) 法により，基
板上全面に１層目ポリシリコン膜４を成長し，パターニ
ングしてキャパシタの下層電極4CとFET 領域上のパター
ン4Aを形成する。
膜３を形成する。次いで，気相成長(CVD) 法により，基
板上全面に１層目ポリシリコン膜４を成長し，パターニ
ングしてキャパシタの下層電極4CとFET 領域上のパター
ン4Aを形成する。
【０００６】次いで，キャパシタの下層電極4CとFET 領
域上のパターン4Aを覆って絶縁膜としてSiO2膜５を形成
する。図３(B) において，基板上全面に２層目ポリシリ
コン膜６を成長する。
域上のパターン4Aを覆って絶縁膜としてSiO2膜５を形成
する。図３(B) において，基板上全面に２層目ポリシリ
コン膜６を成長する。
【０００７】次いで，通常のリソグラフィを用いて２層
目ポリシリコン膜６上にキャパシタの上層電極とFET の
上層ゲート形成用のレジスト膜７を形成する。図３(C)
において，レジスト膜（第１）７をエッチングマスクに
して，２層目ポリシリコン膜６を異方性エッチングして
キャパシタの上層電極6CとFET の上層ゲート6Fを形成す
る。
目ポリシリコン膜６上にキャパシタの上層電極とFET の
上層ゲート形成用のレジスト膜７を形成する。図３(C)
において，レジスト膜（第１）７をエッチングマスクに
して，２層目ポリシリコン膜６を異方性エッチングして
キャパシタの上層電極6CとFET の上層ゲート6Fを形成す
る。
【０００８】この異方性エッチングの際, キャパシタの
下層電極4Cの側面に２層目ポリシリコン膜６からなる側
壁6Sが残る。次いで，キャパシタ部をレジスト膜（第
２）８で覆い，FET の活性領域上のパターン4Aを上層ゲ
ート6Fに整合してエッチングして上層ゲート4Fを形成す
る。
下層電極4Cの側面に２層目ポリシリコン膜６からなる側
壁6Sが残る。次いで，キャパシタ部をレジスト膜（第
２）８で覆い，FET の活性領域上のパターン4Aを上層ゲ
ート6Fに整合してエッチングして上層ゲート4Fを形成す
る。
【０００９】図３(D) において，基板上にキャパシタ領
域を開口するレジスト膜（第３）９を形成し，レジスト
膜９をエッチングマスクにして，側壁6Sをエッチング除
去する。
域を開口するレジスト膜（第３）９を形成し，レジスト
膜９をエッチングマスクにして，側壁6Sをエッチング除
去する。
【００１０】次いで，レジスト膜９を剥離する。図３
(E) において，ゲートに自己整合してFET 部基板にイオ
ンを注入して, ソースドレイン領域1Aを形成する。
(E) において，ゲートに自己整合してFET 部基板にイオ
ンを注入して, ソースドレイン領域1Aを形成する。
【００１１】
【発明が解決しようとする課題】従来例では，キャパシ
タの上層電極形成時に，下層電極側面に上層電極材料か
らなる側壁が残ってしまうため，これを除去するための
専用のリソグラフィ工程が必要であった。
タの上層電極形成時に，下層電極側面に上層電極材料か
らなる側壁が残ってしまうため，これを除去するための
専用のリソグラフィ工程が必要であった。
【００１２】従って，工数増加，製造原価増大という問
題があった。本発明は２層ゲートのMOS FET と２層電極
構造のキャパシタとを形成する際の工数削減と製造原価
低減を目的とする。
題があった。本発明は２層ゲートのMOS FET と２層電極
構造のキャパシタとを形成する際の工数削減と製造原価
低減を目的とする。
【００１３】
【課題を解決するための手段】上記課題の解決は，半導
体基板(1) 上に分離絶縁膜(2) を形成し，FET 形成領域
にゲート絶縁膜(3）を形成する工程と，次いで，該基板
上に１層目導電膜(4）を被着し，該１層目導電膜をパタ
ーニングしてキャパシタ領域上のパターン(4B)とFET 領
域上のパターン(4A)を形成する工程と，次いで，該キャ
パシタ領域上のパターン(4B)と該FET 領域上のパターン
(4A)を覆って絶縁膜膜(5) を形成する工程と，次いで，
該基板上に２層目導電膜(6) を被着する工程と，次い
で，該２層目導電膜上にキャパシタの上層電極形成領域
およびFET の上層ゲート形成領域に第１レジスト膜(7)
を形成し，該第１レジスト膜をエッチングマスクにし
て，該２層目導電膜をパターニングしてキャパシタの上
層電極(6C)とFET の上層ゲート(6F)を形成する工程と，
次いで，キャパシタの下層電極形成領域および分離領域
を第２レジスト膜(10)で覆い，該第１および第２レジス
ト膜をエッチングマスクにして該FET 領域上のパターン
(4A)をエッチングして下層ゲート(4F)を形成すると同時
に, 該キャパシタ領域上のパターン(4B)をエッチングし
てキャパシタの下層電極(4C)を形成する工程と，次い
で，該ゲート(6F),(4F)に自己整合してFET領域の該基板
にイオンを注入して, ソースドレイン領域(1A)を形成す
る工程とを有する半導体装置の製造方法により達成され
る。
体基板(1) 上に分離絶縁膜(2) を形成し，FET 形成領域
にゲート絶縁膜(3）を形成する工程と，次いで，該基板
上に１層目導電膜(4）を被着し，該１層目導電膜をパタ
ーニングしてキャパシタ領域上のパターン(4B)とFET 領
域上のパターン(4A)を形成する工程と，次いで，該キャ
パシタ領域上のパターン(4B)と該FET 領域上のパターン
(4A)を覆って絶縁膜膜(5) を形成する工程と，次いで，
該基板上に２層目導電膜(6) を被着する工程と，次い
で，該２層目導電膜上にキャパシタの上層電極形成領域
およびFET の上層ゲート形成領域に第１レジスト膜(7)
を形成し，該第１レジスト膜をエッチングマスクにし
て，該２層目導電膜をパターニングしてキャパシタの上
層電極(6C)とFET の上層ゲート(6F)を形成する工程と，
次いで，キャパシタの下層電極形成領域および分離領域
を第２レジスト膜(10)で覆い，該第１および第２レジス
ト膜をエッチングマスクにして該FET 領域上のパターン
(4A)をエッチングして下層ゲート(4F)を形成すると同時
に, 該キャパシタ領域上のパターン(4B)をエッチングし
てキャパシタの下層電極(4C)を形成する工程と，次い
で，該ゲート(6F),(4F)に自己整合してFET領域の該基板
にイオンを注入して, ソースドレイン領域(1A)を形成す
る工程とを有する半導体装置の製造方法により達成され
る。
【００１４】
【作用】本発明は２層ゲートのMOS FET の下層ゲートを
形成する際に，同時に２層電極構造のキャパシタの下層
電極を形成することにより工数削減を行っている。
形成する際に，同時に２層電極構造のキャパシタの下層
電極を形成することにより工数削減を行っている。
【００１５】図１ (A)〜(C) は本発明の原理説明図であ
る。図１(A) において，Si基板１上に分離絶縁膜として
SiO2膜２を形成する。次いで，FET 部にゲート絶縁膜と
してSiO2膜３を形成する。
る。図１(A) において，Si基板１上に分離絶縁膜として
SiO2膜２を形成する。次いで，FET 部にゲート絶縁膜と
してSiO2膜３を形成する。
【００１６】次いで，基板上全面に１層目導電膜４を被
着し，パターニングしてキャパシタ領域上のパターン4B
とFET 領域上のパターン4Aを形成する。次いで，キャパ
シタ領域上のパターン4BとFET 領域上のパターン4Aを覆
って絶縁膜膜５を形成する。
着し，パターニングしてキャパシタ領域上のパターン4B
とFET 領域上のパターン4Aを形成する。次いで，キャパ
シタ領域上のパターン4BとFET 領域上のパターン4Aを覆
って絶縁膜膜５を形成する。
【００１７】次いで，基板上全面に２層目導電膜６を被
着する。次いで，通常のリソグラフィを用いて２層目導
電膜膜６上にキャパシタの上層電極とFET の上層ゲート
形成領域に第１レジスト膜７を形成する。
着する。次いで，通常のリソグラフィを用いて２層目導
電膜膜６上にキャパシタの上層電極とFET の上層ゲート
形成領域に第１レジスト膜７を形成する。
【００１８】次いで，レジスト膜７をエッチングマスク
にして，２層目導電膜６を異方性エッチングしてキャパ
シタの上層電極6CとFET の上層ゲート6Fを形成する。こ
の異方性エッチングの際, キャパシタ領域上のパターン
4Bの側面に２層目ポリシリコン膜６からなる側壁6Sが残
る。
にして，２層目導電膜６を異方性エッチングしてキャパ
シタの上層電極6CとFET の上層ゲート6Fを形成する。こ
の異方性エッチングの際, キャパシタ領域上のパターン
4Bの側面に２層目ポリシリコン膜６からなる側壁6Sが残
る。
【００１９】図１(B) において，キャパシタの下層電極
形成部および分離領域を第２レジスト膜10で覆い，FET
領域上のパターン4Aをエッチングして下層ゲート4Fを形
成すると同時に, キャパシタ領域上のパターン4Bをエッ
チングしてキャパシタの下層電極4Cを形成する。
形成部および分離領域を第２レジスト膜10で覆い，FET
領域上のパターン4Aをエッチングして下層ゲート4Fを形
成すると同時に, キャパシタ領域上のパターン4Bをエッ
チングしてキャパシタの下層電極4Cを形成する。
【００２０】図１(C) において，ゲートに自己整合して
基板にイオンを注入して, ソースドレイン領域1Aを形成
する。上記のように，側壁除去のためのリソグラフィ工
程を削減できる。
基板にイオンを注入して, ソースドレイン領域1Aを形成
する。上記のように，側壁除去のためのリソグラフィ工
程を削減できる。
【００２１】
【実施例】図２ (A)〜(E) は本発明の実施例の断面図で
ある。図２(A) において，Si基板１上に分離絶縁膜とし
て熱酸化による厚さ6000〜8000ÅのSiO2膜２を形成す
る。
ある。図２(A) において，Si基板１上に分離絶縁膜とし
て熱酸化による厚さ6000〜8000ÅのSiO2膜２を形成す
る。
【００２２】次いで，FET 部にゲート絶縁膜として熱酸
化による厚さ200〜400 ÅのSiO2膜３を形成する。次い
で，CVD 法により，基板上全面に１層目導電膜として厚
さ2000〜3000Åの１層目ポリシリコン膜４を成長し，パ
ターニングしてキャパシタ領域上のパターン4BとFET 領
域上のパターン4Aを形成する。
化による厚さ200〜400 ÅのSiO2膜３を形成する。次い
で，CVD 法により，基板上全面に１層目導電膜として厚
さ2000〜3000Åの１層目ポリシリコン膜４を成長し，パ
ターニングしてキャパシタ領域上のパターン4BとFET 領
域上のパターン4Aを形成する。
【００２３】次いで，キャパシタ領域上のパターン4Bと
FET の活性領域上のパターン4Aを覆って絶縁膜として厚
さ 200〜350 ÅのSiO2膜５を形成する。図２(B) におい
て，基板上全面に２層目導電膜として厚さ3000〜4000Å
の２層目ポリシリコン膜６を成長する。
FET の活性領域上のパターン4Aを覆って絶縁膜として厚
さ 200〜350 ÅのSiO2膜５を形成する。図２(B) におい
て，基板上全面に２層目導電膜として厚さ3000〜4000Å
の２層目ポリシリコン膜６を成長する。
【００２４】次いで，通常のリソグラフィを用いて２層
目ポリシリコン膜６上にキャパシタの上層電極とFET の
上層ゲート形成用のレジスト膜７を形成する。図１(C)
において，レジスト膜７をエッチングマスクにして，２
層目ポリシリコン膜６を異方性エッチングしてキャパシ
タの上層電極6CとFET の上層ゲート6Fを形成する。
目ポリシリコン膜６上にキャパシタの上層電極とFET の
上層ゲート形成用のレジスト膜７を形成する。図１(C)
において，レジスト膜７をエッチングマスクにして，２
層目ポリシリコン膜６を異方性エッチングしてキャパシ
タの上層電極6CとFET の上層ゲート6Fを形成する。
【００２５】この異方性エッチングの際, キャパシタ領
域上のパターン4Bの側面に２層目ポリシリコン膜６から
なる側壁6Sが残る。図１(D) において，キャパシタの下
層電極形成部および分離領域をレジスト膜10で覆い，FE
T 領域上のパターン4Aを上層ゲート6Fに自己整合してエ
ッチングして上層ゲート4Fを形成すると同時に, キャパ
シタ領域上のパターン4Bをエッチングしてキャパシタの
下層電極4Cを形成する。
域上のパターン4Bの側面に２層目ポリシリコン膜６から
なる側壁6Sが残る。図１(D) において，キャパシタの下
層電極形成部および分離領域をレジスト膜10で覆い，FE
T 領域上のパターン4Aを上層ゲート6Fに自己整合してエ
ッチングして上層ゲート4Fを形成すると同時に, キャパ
シタ領域上のパターン4Bをエッチングしてキャパシタの
下層電極4Cを形成する。
【００２６】図１(E) はエッチング後，レジスト膜を除
去し，ゲートに自己整合してFET 部基板にイオンを注入
して, ソースドレイン領域1Aを形成する。
去し，ゲートに自己整合してFET 部基板にイオンを注入
して, ソースドレイン領域1Aを形成する。
【００２７】
【発明の効果】２層ゲートのMOS FET と２層電極構造の
キャパシタとを形成する際の工数削減が実現され，その
結果，製造原価低減に寄与することができた。
キャパシタとを形成する際の工数削減が実現され，その
結果，製造原価低減に寄与することができた。
【図１】 本発明の原理説明図
【図２】 本発明の実施例の断面図
【図３】 従来例を説明する断面図
１ 半導体基板でSi基板 ２ 分離絶縁膜でSiO2膜 ３ ゲート絶縁膜でSiO2膜 ４ １層目導電膜で１層目ポリシリコン膜 4A FET の活性領域上のパターン 4B キャパシタ領域上のパターン 4C キャパシタの下層電極 4F FET の下層ゲート ５ 絶縁膜でSiO2膜 ６ ２層目導電膜で２層目ポリシリコン膜 6C キャパシタの上層電極 6F FET の上層ゲート 6S ２層目ポリシリコン膜からなる側壁 ７ 第１レジスト膜 ８，９ 従来連のレジスト膜 10 実施例の第２レジスト膜
Claims (1)
- 【請求項１】 半導体基板(1) 上に分離絶縁膜(2) を形
成し，FET 形成領域にゲート絶縁膜(3）を形成する工程
と， 次いで，該基板上に１層目導電膜(4）を被着し，該１層
目導電膜をパターニングしてキャパシタ領域上のパター
ン(4B)とFET 領域上のパターン(4A)を形成する工程と， 次いで，該キャパシタ領域上のパターン(4B)と該FET 領
域上のパターン(4A)を覆って絶縁膜膜(5) を形成する工
程と， 次いで，該基板上に２層目導電膜(6) を被着する工程
と， 次いで，該２層目導電膜上にキャパシタの上層電極形成
領域およびFET の上層ゲート形成領域に第１レジスト膜
(7) を形成し，該第１レジスト膜をエッチングマスクに
して，該２層目導電膜をパターニングしてキャパシタの
上層電極(6C)とFET の上層ゲート(6F)を形成する工程
と， 次いで，キャパシタの下層電極形成領域および分離領域
を第２レジスト膜(10)で覆い，該第１および第２レジス
ト膜をエッチングマスクにして該FET 領域上のパターン
(4A)をエッチングして下層ゲート(4F)を形成すると同時
に, 該キャパシタ領域上のパターン(4B)をエッチングし
てキャパシタの下層電極(4C)を形成する工程と， 次いで，該ゲート(6F),(4F) に自己整合してFET 領域の
該基板にイオンを注入して, ソースドレイン領域(1A)を
形成する工程とを有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215721A JP2616519B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215721A JP2616519B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555462A JPH0555462A (ja) | 1993-03-05 |
| JP2616519B2 true JP2616519B2 (ja) | 1997-06-04 |
Family
ID=16677084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215721A Expired - Fee Related JP2616519B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616519B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268776B1 (ko) * | 1993-07-21 | 2000-10-16 | 김영환 | 반도체 소자 제조방법 |
| KR0136994B1 (ko) * | 1994-10-27 | 1998-04-24 | 김주용 | 반도체 소자의 캐패시터 구조 및 그 제조방법 |
| JP5141069B2 (ja) * | 2007-03-28 | 2013-02-13 | 株式会社リコー | 半導体装置 |
-
1991
- 1991-08-28 JP JP3215721A patent/JP2616519B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555462A (ja) | 1993-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970114 |
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