JPH03120837A - 高電圧ｍｉｃ集積回路の製造方法 - Google Patents

高電圧ｍｉｃ集積回路の製造方法

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JPH03120837A JP2257627A JP25762790A JPH03120837A JP H03120837 A JPH03120837 A JP H03120837A JP 2257627 A JP2257627 A JP 2257627A JP 25762790 A JP25762790 A JP 25762790A JP H03120837 A JPH03120837 A JP H03120837A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、高供給電圧に耐え、２重植込ＭＩＳトラン
ジスタを内蔵するＩＣの生産プロセスに関する。更に特
別な用途として、ｎＭＯｓ、　ｐＭＯ３，０ＭＯ３，及
びＢＩＣＭＯＳタイプに関するもので、更に具体的に表
現すれば、１μｍ未満、さらには０．２μｍ未満にも及
ぶトランジスタ・ゲート幅のＩＣに関する。これらのサ
ブミクロン回路は、特に、マイクロプロセッサ、マイク
ロコントローラ、メモリ、特別用途回路（ＡＳＩＣＳ）
等に用いられている。
ＩＣのクリティカル寸法の削減、特に、ＭＩＳ　トラン
ジスタのゲート幅の減少は、そのトランジスタのソース
及びドレイーウの構成プロセスを変更することの必要性
が実証されている。
このようにして、ゲート幅を狭くすればする程、ゲート
下方のソース−ドレイン植込みの横方向拡散が増大する
不利をもたらすことになる。その上、ＭｒＳ　）−ラン
ジスタは、ゲート電圧Ｏに対するソースとドレイン間の
リーケージ電流に対応してソース、ドレイン間に生ずる
破壊現象に敏感となる。最後に、上記のゲート幅の削減
は、ホットキャリアのゲート絶縁材への注入を介して、
ＭＩＳトランジスタの早すぎるエージングな促進させる
ことになる。この現象は、トランジスタゲートのエツジ
におけるドーパントの濃度が高くなるに従ってますます
偏りがひどくなる。
これらのすべての理由のために、ｎ型ならびにＰ型トラ
ンジスタは、現在、低ドープドレインまたはＬＤＤプロ
セスと呼ばれている２重植込みプロセスによって製作さ
れ、ゲート幅が典型的に２μｍ未満であることに伴う上
記のテクノロジに対する後述の問題を解決している。こ
のプロセスは、サブミクロン・チクノロシイには、絶対
的に不可欠なものとなっている。
このプロセスは、ＩＢＭ　ＥＰ−Ａ−００５４１１７に
更に具体的に述べられている。このプロセスは実質的に
、トランジスタのゲートを、多結晶シリコン皮膜内にお
いて、サブストレートとトランジスタのゲートを熱的に
酸化させて第−低ドーズ植込みを実行して、トランジス
タゲートのいずれかの側にスペーサを構成し、次いで、
トランジスタのダブルジャンクション・ソースとドレイ
ンを形成するための第二高ドーズ植込みを行うものであ
る。
第−低ドーズ植込みは、トランジスタのゲートに垂直な
ドーパント濃度をかなり減らすことを可能にし、従って
、上記の電気的問題を部分的に解決する。第二高ドーズ
植込みは、低ドーズ植込みによって得られたジャンクシ
ョンの抵抗が高過ぎるので、トランジスタのソースとド
レインの機能を果させるために必要である。
上記の高ドーズ植込みが低ドーズ植込みゾーンに重なる
ことを確実に防止するために、高ドーズ植込みを、ケー
トのエツジから形状的に離す必要がある。このことは、
第二植込みをスペーサまたはスペーシング・ストリップ
を介して実行することによってもたらされている。これ
らのスペーシング・ストリップは、全構造上に絶縁フィ
ルムを等方蒸着し、次いで、ゲートエツジ上にスペーサ
を形成するために、上記絶縁フィルムのフルプレート・
エツチングを施すことによって得られる。
スペーサを作り出す間に、一般的に、トランジスタの電
気絶縁用に用いられているフィールド絶縁材（通常フィ
ールドオキサイド）の大量消費（数ダースｎｍ）を生ず
る。このフィールド絶縁材の消費は電気的性質を修正し
て、上記の絶縁内に寄生トランジスタを形成し易くする
。
更に、前記のＩＢＭプロセスは、高い供給電圧で作動す
るＭＩＳ　ＩＣを得ることを可能にしない。その上、得
られたトランジスタは低トランスコングクタンスとなる
。高い供給電圧という用語は、トランジスタ・ゲート幅
５００ｎｍに対して８Ｖ　、　３００ｎｍに対して５Ｖ
　、２００ｎｍ未満に対して３ｖを意味しているものと
了解されている。
これらの欠点を避けるために、Ｒ，ＩＺＡＷＡ等は、ｒ
ＥＤＭ論文番号８７．３８〜４１頁、“ディープサブミ
クロンＶＬＳＩ’Ｓ用ゲートドレイン・オーバラック型
ＬｐＤＤ　（ＧＯＬＤ）のインパクト°゛で述べられて
いるプロセスの修正を提案している。このプロセスでは
、サブストレートのサーマルオキシダント上に、第一多
結晶シリコンコーティング、第二サーマルオキサイド、
及び第二多結晶シリコンコーティングの継次構成が行わ
れる。これに続いて、上記の第二多結晶シリコンコーテ
ィングの絶縁マスクを介してエツチングが施され、次い
で、第二サーマルオキシデーションコーティング、第一
多結晶シリコンコーティング、及び第一サーマルオキシ
デーションコーティングを介してサブストレート内に第
−低ドーズ植込みが行われる。この低ドーズ植込みに次
いで、第ニオキサイドコーティングを全構造上に蒸着す
ることによってスペーサが形成され、次いで、上記オキ
サイドコーティングのフルプレート・エツチングが施さ
れる。
スペーサをマスクとして使用することにより、第−多結
晶シリコン・コーティングでエツチングが生じ、次いで
、上記の第一シリコン・コーティングのエツチングされ
たエツジの酸化が生ずる。
・このようにして初めて高ドーズ第二植込みが行われる
。
第一多結晶シリコン・コーティングを使用することによ
って、弱く植込まれているソースとドレイン区域をトラ
ンジスタゲートでオーバラップすることができ、従って
、上記の低植込み区域の電気抵抗を削減することが可能
となる。さらに、このプロセスは、トランジスタのトラ
ンスコンダクタンスならびにチャネル内の電流を増加す
ることを可能にする。
不幸にして、得られるトランジスタは、ソースとドレイ
ン間を破壊させる不適当な抵抗を有し、従って上記トラ
ンジスタに対する電源電圧が制約されることになる。“
ＧＯＬＤ”　トランジスタの破壊電圧限界は、ｎ＋Ｐｈ
＋　、または、Ｐ＋ｎＰ＋　トランジスタが、それぞれ
、ｎ−Ｐｎ−１及びＰ−ｎＰ−トランジスタのチャネル
の下に埋め込まれることに起因している。
更に、このプロセスは、性能上の難点を有する。更に具
体的に言えば、フローティングゲートが生じないように
するために必要なオキサイドコーティング厚み制限が、
使用されるエツチング手順では実現困難であることを考
慮すると、第二多結晶シリコンコーティングのエツチン
グは、第二シリコンオキサイド・コーティングに比べて
１００を超えるセレクティビティを必要とすることにな
る。
この発明は、従来欠点とされて来た、高圧電源に対する
低対抗力を回避するために、２種植込みトランジスタを
備えて高供給電圧に耐え得るＭＩＳＩＣの新しい生産プ
ロセスに指向されている。特に、このプロセスは、サブ
ミクロン幅、即ち、２００　ｎｍ未満、のゲートを備え
、在来トランジスタよりも良好な破壊抵抗を有するトラ
ンジスタの生産を可能にする。
更に、このプロセスは実行が単純でクリティカルなステ
ージを含んでいない。特に、在来手法のプロセスでは必
要であった、コンタクト・ホール内にイオン植込みを行
うというような細工を要することなく、トランジスタの
ソースとドレインをオーバラップしてコンタクトさせる
ことが可能となる。
更に具体的に言えば、この発明は、ダブルジャンクショ
ンで構成されているソースとドレイン、及び半導体層上
に形成されているゲートを備えているＭＩＳ　）ランリ
スクを有する半導体サブストレート上に構成されるＩＣ
の生産プロセスに関するもので次のように構成される；
ソースとドレインの第一ジャンクションを形成するため
に所定のドーズでサブストレート内に生ずる導電性を与
えるための第一イオン植込み；次いで、上記のダブルジ
ャンクション形成のための、第一植込みよりも高いドー
ズで、第一と同じ型の第二イオン植込みの施行。このプ
ロセスは、第一植込みと第二植込みの間に、上記の第一
ジャンクションとゲートの上に導電層がエピタクシーさ
れ、第二植込みがこのエピタクシーされた層を介して、
そこにダブル・ジャンクションが部分的に形成されるよ
うに行われることを特徴としている。
導電層という用語は、用語の真の意味の導電層を意味す
るばかりでなく、半導電層をも意味するものと解されて
いる。特に、シリコンに関するテクノロジーでは、上記
の導電層は、生産されるべきトランジスタの機能として
の、ｎまたはＰドープの多結晶シリコン層、ケイ化コバ
ルトまたはケイ化チタン等の遷移金属のケイ化物の層、
または、部分的に表面ケイ化され、ドープされたシリコ
ン贋であり得る。
ゲート上の導電層のエピタクシーは、幾つかの利点をも
たらす。特に、自己整合的にゲートの高ドーズ植込みを
可能にし、同時にソースとドレインの高ドーズ植込み、
接続抵抗を減らしつつ得られるゲート間の相互接続の改
善、及び在来手法に比してリスク・ステージの減ること
による生産時間ならびにコストの節約を可能にする。
この発明のプロセスで得られるＭＩＳ　トランジスタは
、トランジスタのチャネルのレベル上のソース及びドレ
イン領域に関して高植込ｎ＋、またはＰ＋領域を吊して
いるエピタクシーされた導電層を使用する結果として、
前述のＩＺＡＷＡプロセスによって得られるものよりも
良好な破壊抵抗を有する。
その場合、サブストレート内の有効ジャンクション深さ
が減少し、ｎ−Ｐｎ−または、Ｐ−ｎＰ−バイポーラト
ランジスタに平行な、埋込まれたｎ＋Ｐｎ＋、またはＰ
＋ｎＰ十寄生バイポーラトランジスタは存在しなくなる
。
この発明は、シリコンに関する生産技術に特に有効に適
用されるが、ＧａＡｓ、　ＩｎＰ、またはＨｇＣｄＴｅ
に関する生産技術にも適用可能である。
この発明によるプロセスは次の継次ステージで構成され
ることが望ましい： （ａ）トランジスタの横方向電気絶縁の作成。
（ｂ）　　最小限横方向電気絶縁間に対する第一絶縁材
層の蒸着。
（ｃ）　　（ｂ）で得られた構造上に、選択的にドープ
されて、横方向絶縁、第−絶縁材及び絶縁スペーシング
ストリップに関してエツチングされ得る半導電層の蒸着
。
（ｄ）　　半導電層内に生産されることになっているト
ランジスタのゲートをマスキングして第一半導電層につ
いて、横方向絶縁、第一絶縁材、半導電層、第二絶縁材
、及びスペーシング・ストリップに関して選択的にエツ
チングされ得る、一つ以上の材料のマスクの生産。
（ｅ）トランジスタのソースとドレインの第一ジャンク
ションを形成するために、マスクされていない半導電層
とサブストレート内へのイオンの第一植込み。
（ｆ）　　マスク・エツジ上に上記のスペーシング・ス
トリップの作成。
＜ｇ）　　マスク及びスペーシングストリップでカバー
されていない領域を除去してトランジスタのゲートを構
成するための半導電層のエツチング。
（ｈ）　　半導電層のエツチングされたエツジの第二絶
縁材による絶縁。
（ｉ）　　マスクの除去。
（ｊ）　　ステージｇ）の間にはがれた第一絶縁材領域
の除去。
（ｋ）　　ステージｊ）の間にはがれたソース及びドレ
イン領域上及びトランジスタのゲート上における導電層
のエピタクシー （１）　　エピタクシーされた導電層内、及びソースと
ドレイン領域内への、イオンの第二植込み。
（ｍ）　　ＩＣ電気接続の作成。
横方向絶縁という用語は、フィールド・オキサイド型の
表面絶縁及び絶縁溝による深さ絶縁をも意味するものと
理解されている。
この発明のプロセスに従って得られたＭＩＳ　）−ラン
リスタは、高電圧供給（例えば、３００止幅のゲートに
対して５Ｖ）に耐えることができる。従って、ＩＺＡＷ
Ａ　ＧＯＬＤ構造におけると同様にチャネルの近傍で生
ずる電界は、トランジスタのゲートの下方で得られる穏
やかなドーピングの結果として、弱くなる。このことは
、ドレイン・ダイオドの電子なだれ電圧を増加すること
を可能にし、そのドレインに高電圧を掛けてコンポーネ
ントの信頼性の向上を確実にすることを可能にする。
更に、スペーシング・ストリップの作成に続いてトラン
ジスタのゲートを形成するために、半導電層をエツチン
グすることは、スペーシング・ストリップ作成中の横方
向絶縁の防護を確実にする。この防護は、横方向絶縁と
スペーシング・ストリップが同じ材料、例えばシリコン
酸化物、で作成される場合には特に関心の対象となる。
公知の手法では、スペーシング・ストリップは、全構造
上に絶縁層を等方蒸着によって形成され、次いで、この
層に選択的異方エツチングを施すことによって形成され
る。この文脈では、スペーサの作成に引続いて、ゲート
を形成するための半導電層のエツチングを行うことが、
上記の半導電層をスペーサのためのエツチング停止層と
して用いることを可能にする。さらに、上記の半導電層
は、スペーサのエツチングの終りにソースならびにトレ
イン領域を防護する（在来手法におけるスペーサのエツ
チングは、半導体サブストレート内で停止している）。
この事は、従って、アクティブ・エリアにおけるスペー
サのエツチング残渣を除去するために在来手法で用いら
れていた洗浄ステージを省略することを可能にし、上記
のエツチングステージ間に、上記エリアが汚染されるい
かなるリスクをも避けることを可能にすることになる。
好都合なことに、このことは前記のプロセスのステージ
ｌ）とｍ）の間で、導電材料が蒸着され、選択的な方法
で、スペーシングストリップ、横方向絶縁、及び第二絶
縁材に関してエピタクシーされた導電層上に、ゲート、
ソース、及びドレインのシャントを形成するために行わ
れる。
この発明によるプロセス内のステージの順序は、ゲート
シャントをソースならびにドレイン・シャントと同時に
形成することを可能にする。
電気的コンタクトを生産するに先立ってｅトランジスタ
のソース、ドレイン及びゲート上にシャントを生産する
ことは、横方向絶縁のエツジにおけるソース、ならびに
ドレインダイオドの良好な保護を提供することを可能に
する。特に、これらのシャントは、特別なステージを設
けることなしにソースならびにドレイン領域に重なって
いる電気的コンタクトを生産することを可能にする。更
に、これらのシャントは、ソース及びドレイン・エリア
、ならびにトランジスタゲートにおける回路接続の電気
的コンタクトを改善し、このようにして上記コンタクト
の形成を可能にする。
これらのシャントの結果どして、上記シャントの作成後
ｌ）で得られた全構造上に絶縁層を蒸着することによっ
て、ＩＣの電気的接続を生ずることを可能にし、しかる
後に、接続されるべきゲート、ソース、ならびにドレイ
ンに面している上記絶縁層にコンタクト・ホールを形成
し、次いで、導電材料を、絶縁層に関するコンタクトホ
ールに選択的に蒸着させる。この実施例では、ソース及
びドレイン上でのシャントの使用は、選択的にコンタク
トホールに蒸着される導電材料層の生長に対する核”と
して役立つ。
明らかに、完全な絶縁層上における上記の導電材料を蒸
着し、上記材料を、これらの接続を得るための与えられ
たプロフィルに従ってエツチングすることも可能である
。
トランジスタのソース、ドレイン、及ヒケートのシャン
トならびに、ＩＣ接続を構成するために用いられる導電
材料は、低圧化学蒸気層蒸着（ＬＰＣＶＤ）を用イテ低
温（約２５０〜４５０℃）蒸着されたタングステンであ
る。
ＩＣの相互接続を作成するためのタングステンの選択的
蒸着は、特に、Ｖ、　Ｖ、　Ｌｅｅその他、ＩＥＤＭ８
８ＰＰ４５０〜４５３　　’Ａ　５ｅｌｅｃｔｉｖｅ　
ＣＶＤ　ｔｕｎｇｏｔｅｎ　１ｏｃａｌＩｎｔｅｒ　ｃ
ｏｎｎｅｃｔ　ｔｅｃｈｎｏｌｏｇｙ”の論文に述べら
れている。
この発明によれば、ＩＣとコンポーネントのソース、ド
レイン、及びゲートシャントとの間の相互接続を、Ｃ０
３ｉｚ　、またはＴｉ５Ｏ□等の遷移金属のケイ化物の
ＬＰＣＶＤ蒸着によって、または白金、ベラジウム、ま
たは銅のような金属の電気泳動によって得ることもまた
可能である。
この発明によれば、生産されるべきトランジスタのゲー
トをマスキングするために用いられるマスクは、工ない
し２材料層と、その中にトランジスタゲートが生産され
ることになっている半導電層上に直接形成される層によ
って構成されることができ、横方向絶縁、第一絶縁材、
上記の半導電層、第二絶縁材、及びスペーシング・スト
リップに関して選択的エツチングをするのに適していな
ければならない。特に、半導電層と直接コンタクトする
材料は、第一絶縁材、第二絶縁材、スペーシング・スト
リップ、及び横方向絶縁がシリコン酸化物製であり、半
導電層が多結晶シリコンである場合には、窒化シリコン
である。
第一絶縁材、第二絶縁材、横方向絶縁、及びスペーシン
グ・ストリップは窒化シリコンで、ゲート用として企図
されている層の上に直接形成される材料は酸化シリコン
である。２層スタックでは、下層が５Ｌ３Ｎ４の場合に
は上層はＳｉＯ□となり、下層がＳｉＯ□の場合には上
層が５ｉＪ４となる。
具合の良いことに、シリコン生産技術では、植込まれた
イオンをサブストレート及びエビタクシーされた導電層
内へ拡散させると共にそれを活性化させるために、第二
植込みに続き８００〜１０００℃でアンニールされる。
第二植込みに引き続＜ＩＣ生産ステージは、高温（シリ
コンに対しては８００°Ｃを超え）で実行される時には
、上記のアンニーリングステージが省略できる。高温ス
テージの例は、電気的接続の絶縁層の生産である。
図面に関する次の説明は、Ｐ型シリコンサブストレート
上における、二重植込み、ｎチャネル、！、ＩＯｓ　）
ランリスタの生産に関する。明らかに、またすでに説明
したように、この発明は、はるかに全般的な用途を有し
、特に、Ｐチャネルトランジスタに対する適用、及び同
一のサブストレート上に組み込まれているｎチャネルト
ランジスタとＰチャネルトランジスタを有するｃ　ｈ＋
　ｏ　ｓ回路の生産ならびに、さらにバイポーラ・トラ
ンジスタを有するＢＩＣＭＯＳ回路の生産に対して適用
される。
公知の方法で、第１Ａ図で示されているように、Ｐ型車
結晶シリコンサブストレート２の上に、Ｌｏｃｏｓプロ
セスを用いて、サブストレートの局部的熱酸化によって
フィールド・オキサイド４が最初に形成される。このフ
ィールド・オキサイド４は、ＩＣの種々なアクティブコ
ンポーネントを電気的に絶縁するために用いられ、およ
そ６００ｎｍの厚みを有する。
次いでフィールド・オキサイド４の間に酸化珪素フィル
ム６が構成され、トランジスタ用のゲート酸化物として
用いられることになる。このゲート酸化物は、サブスト
レートの熱酸化によって得られ、２５〜３０ｎｍの厚み
を有する。
次いで全構造上に対し、意図的にドープされていない多
結晶シリコン層８の蒸着が行われる。後者は特に低温蒸
気相化学蒸着によって得られ、その厚みは５０〜１１０
０ｎである。次いで、蒸気相化学蒸着（ｃＶＤ）によっ
て、厚さ３００ｎｍの窒化シリコン層１０の蒸着が行わ
れる。
第１Ｂ図に示されているよう（乙続いてポジティブ写真
平版のマスク１２が形成され、シリコン層８の中に生産
されることになっているトランジスタのゲートのマスキ
ングを確実にする。次いで、９１３２層８でストップし
て層１０の全厚みに及ぶエツチングが行われる。このよ
うにして、シリコン層８はエツチング停止層として働く
と共に酸化物フィルム６と層１０との間のバッファ層と
して作用する。
このエツチングは、リアクティブ・イオンエツチング法
を用いて、シリコン層８に関して選択的に施行される。
反応ガスは、例えばＣＨＦ３と０２Ｆ６の混合である。
このことは、エツチングと植込みマスク１０ａを与えて
、トランジスタのゲートとスペーサに関する低及び高ド
ーズジャンクションの自己整合を確実にする。
酸素プラズマで樹脂マスク１２を除去する前に、第１Ｃ
図に示されているように、異った型のトランジスタを有
するＩＣを生産する場合には、新しい石版印刷の樹脂マ
スク１３が形成されて、所定の型のトランジスタのソー
スとドレインの位置を規定する。この目的のために、こ
のマスクは、その中にトランジスタが生産されることに
なっているサブストレート領域２ａに面して開口１５を
有する。ｃ　ｂ＋　ｏ　ｓ回路の適用範囲内では、上記
マスク１３は特に、ＰＭ（）Ｓ　）ランジスタ用として
考えられているサブストレート領域をマスクするために
用いられる。
これに続いて、マスクされていないサブストレート領域
２ａ内に第−低ドーズ、ｎ型、イオン植込みが行われ、
次いで、マスク１３と１０ａを植込みマスクとして用い
て、シリコンＭ８に高ドーズ植込みが行われる。
サブストレート内のｎ−植込みは、燐または砒素を用い
て、Ｉ　Ｘ　１０”　〜５　Ｘ　１０”１ｏｎｓ／ｃｍ
２のドーズ、エネルギ５０〜１００ＫｅＶで実行される
ことができる。シリコン層８内の高ドーズｎ十植込みも
また、燐または砒素を用いてＩ　Ｘ　１０”〜１×１Ｏ
１５ｉｏｎｓ／ｃｍ”のドーズ（即ち２０〜１００倍高
いドープ）、エネルギ１０〜２５ＫｅＶで実行すること
ができる。植込みエネルギが直接植込み深度とリンクし
ているので、層８のドーピングは、サブストレート・ド
ーピングの場合に用いられるエネルギよりも低いエネル
ギ、例えば１／４〜１１５のエネルギ、で実行される。
サブストレート領域２ａ内の低ドーズ植込みは、トラン
ジスタの、第一ソース１８ジヤンクシヨンと、第一ドレ
イン２０ジヤンクシヨンの形成を確実にする。上記のソ
ース、及びドレインはｎ−型である。次いで、酸素プラ
ズマを用いて樹脂マスク１３の除去が行われる。
０Ｍ０３回路のフレームワーク内では、次いで、生産さ
れたｎチャネルトランジスタをマスクし、生産されるべ
きＰチャネルトランジスタに面してサブストレート内の
Ｐ−型低ドーズ植込みと、シリコン層８内のＰ十高ドー
ズ植込みを行うための視野を備えているもうひとつの植
込みマスクの作成が行われる。
Ｐ−植込みは、硼素またはＢＦ１イオンを、ｎ−植込み
に用いられたのと同じドーズではあるが１０〜７０Ｋｅ
Ｖのエネルギで実行されることができる。次いで、硼素
またはＢＰ、　”イオンを、層８内のｎ十植込みの場合
と同じドーズではあるがエネルギ１０〜５０　ＫｅＶで
、硼素またはＢＦ２ゝイオンの層８内のＰ十植込みが行
われる。ｎチャネルトランジスタに対してと同様に、こ
れらのＰ−及びＰ十植込みは、樹脂マスクの石版印刷の
外に、マスクｌｏａと同時に作成された窒化シリコンマ
スクを用いて実行され、マスク１０ａと同じ方法でトラ
ンジスタのチャネルに対するマスキングを提供する。こ
の樹脂マスクは、層８のＰ十植込みに引き続いて除去さ
れる。
シリコン層８の第−高ドーズ植込みは、ゲートのシリコ
ン−オキサイドインフッニス８−６迄の、特に、後で（
第１Ｅ図）作製されるスペーシング・ストリップまたは
スペーサの下のドーピングを確実にすることを可能にす
る。層８のこの高ドーズ・ドーピングは、また、トラン
ジスタの良好な高周波作動を確実にすることをも可能に
する。
次いで、得られた全構造上に、シリコン層８に関して選
択的にエツチングされることになっている絶縁層２２の
蒸着が行われる。層２２は特に、低圧、層２２の厚みの
一様性を保証する蒸気相化学蒸着（ＬＰＣＶＩ））で蒸
着されたシリコンオキサイド層であり、その厚みは１０
０〜２００ｎｍである。これによって、第１Ｄ図に示さ
れている構造が与えられる。
次いでオキサイド層２２の異方性エツチングが行われ、
シリコン層８はエツチング停止層として作用する。この
エツチングは、全プレートエツチング型（即ち、マスク
なしエツチング）であり、例示されている方法で、トリ
フルオロメタンまたはテトラフルオロメタン・プラズマ
を用いて、リアクティブイオニックモードで実行される
。
このようにして、マスク１０ａのエツジに、スペーサと
して働き、第１Ｅ図に示されている絶縁ストリップまた
は境界領域２４が得られる。これらのスペーサ２４は、
マスク１０ａのエツジにおける過剰オキサイド厚の結果
として生ずる随意残さいである。
スペーシングストリップ２４のエツチングの間、マスク
１０ａが損われないようにするために、２層エツチング
マスク１０ａを用いることができる。第２図及び第３図
は、変形を示している。この目的のために、マスク１０
ａを形成する層の蒸着中に、ＬＰＣＶＤ及び３０ｎｍＳ
ｉ０２層による半導体層８の上に直接５ｉＪ４層１１．
３００ｎｍの蒸着が、テトラエチルオルソシリケート（
ＴＥ０１）の高温加熱または低温操作（ＬＴＯ）による
蒸気相化学蒸着で継次的に行われる。
２層エツチングマスク１０ａ（第２図）は、既に述べた
ように上方の５Ｌ０２層１３に対してはトリフルオロメ
タン、または、テトラフルオロメタンプラズマを用い、
下方の５Ｌ３Ｎ４層に対してはＣｌ−ＩＦ５、Ｃ２Ｆ８
の混合を用いてリアクティブイオンエツチングで作成さ
れる。
上層１３がスペーサ２４に用いられているものと同じ性
質の材料であるので、上層１３は、スペーサ２４のエツ
チングの間に除去される（第３図）。
第１Ｅ図に示されているように、プロセスのこれに続（
ステージは、マスク１０ａならびにスペーサ２４でカバ
ーされていない領域を除去するように半導電層８をエツ
チングすることで構成されている。これによってトラン
ジスタゲート８ａが与えられる。
このエツチングは、スペーシング・ストリップ２４、横
方向絶縁４、及びオキサイド６に関して選択的でなけれ
ばならず、オキサイド６はエツチング停止層として作用
する。層８のこのエツチングは、シリコン層に対して６
フツ化硫黄プラズマを用い、リアクティブ・ゼオニック
法で実行することができ、このエツチング型式は強い異
方性を有する。スペーサ作成に続くシリコン層のエツチ
ングは、フィールド・オキサイド４の表面エツチングを
避けることを可能にする。
次いで、トランジスタのソースならびにドレイン領域の
再酸化が行われ、更に具体的には、シリコントランジス
タ・ゲート８ａの横方向酸化に導かれる。形成されるオ
キサイド層は、１０〜２０ｎｍの厚みを有する。
第１Ｆ図に示されているように、次いで、スペーサ２４
、絶縁体４．６、及び２６、及びゲート８ａに関して選
択的にマスク１０ａの除去が行われる。窒化シリコンマ
スクに対しては、この除去のために、更に特別使用とし
て高温オルト燐酸が用いられる。
第１Ｇ図に示されているように、プロセスの次のステー
ジは、シリコン層８のエツチング中に裸にされたオキサ
イド６の領域の異方性エツチングによる除去で構成され
る。
この除去は、シリコンサブストレートによるエツチング
ストツピングを伴うドライ異方性エツチングによって実
行される。このエツチングは、例えばトリフルオロメタ
ンまたはテトラフルオロメタンを用いて、シリコンに関
して選択的に実行される。ソースならびにドレイン領域
上のオキサイドのこの除去は、スペーサ２４、及びフィ
ールド・オキサイド（数ｎｍ）の軽いエロージョンを招
来するが、これは、トランジスタの事後の作動、及び事
後の生産ステージに対して害にはならない。
曝露されたシリコン表面（即ち、トランジスタのソース
、ドレイン、及びゲート領域）の適当な洗浄に次いで、
ソース、ドレイン領域及びゲート８ａ上で、フィールド
・オキサイド４、スペーサ２４、及びゲート８ａの横方
向絶縁２６に関して選択的にエピタクシーが導電層２８
に実施される。層２８ａの厚みは約１１００ｎである。
これは、特に、高故障密度のシリコン、即ち準アモルフ
ァス、またはマイクロ結晶を有するシリコン対策として
組み込まれた事後の植込み中に、ジャンクションの深さ
のコントロールが良く効（ように行われる。微細ジャン
クションの助けになるシリコンのエピタクシーは、Ｓｉ
Ｈ，の熱分解の結果として得られる。
好都合なことに、シリコン層２８の部分的ないしは全面
的にシリサイド（ケイ化物）することが可能である。第
１Ｇ図で示されているように、部分的シリサイデイング
は、層２８と回路接続との間の接触抵抗を削減すること
を可能にする表面層２９を得ることを可能にする。この
層２９ば、ソース、ドレイン、及びゲート領域上に、チ
タンまたはコバルトのような遷移金属を用いて自己整合
シリサイデイングを行うことによって得られる。
このシリサイデイングは、層２８の上にＴｉまたはＧｏ
の金属を蒸着し、得られた構造を５００〜８００’Ｃで
加熱して、その金属が下に横たわっているシリコンと化
学的に反応するようにし、次いで層２８以外の所に蒸着
した金属を選択的に除去する。
次いで、層２８．２９、及びその下にあるソースならび
にドレイン領域、及びゲート８ａ内における植込み３０
が施行される。これは、高ドーズ植込み、即ち、ソース
ならびにドレイン領域の低ドーズ植込みの１０〜５０倍
のドーズの植込みである。特に、植込みは、ドーズ５　
Ｘ　１０′４〜５　Ｘ　１０”１ｏｎｓ／ｃｍ２、エネ
ルギ１５〜８０　ＫｅＶで燐または砒素イオンで行われ
る。
前に述べたように、上記のｎ十植込みは、マスク１３と
同等で、製作されるべきｎチャネルトランジスタに面す
る開口３３を有し、その他の回路、特に、その中にＣＭ
ＯＳＩＣ用のＰチャネルトランジスタが制作されること
になっている領域をマスキングするマスク３１で実行さ
れる。
このような回路では、マスク３１の除去に引き続いて、
マスク３１と相似でＰチャネルトランジスタに面する開
口を有するマスクを用いてＰチャネルトランジスタ内に
Ｐ十植込みが行われ、次いで制作されたｎチャネルトラ
ンジスタがマスクされる。
このＰ十高ドーズ植込みは、特に、エネルギ１０〜６０
ＫｅＶの硼素またはＢＰ、　”イオンを用いて、ｎ十植
込みに対して用いられたのと同じドーズで実行される。
高ドーズ植込み３０は、樹脂マスクの外に、スペーサ２
４、及びゲート８ａの横方向絶縁２６をマスクとして用
いて実行され、１＋（またはＰ＋それぞれに）ソース及
びドレイン３２．３４領域をトランジスタのチャネルが
形状的に引き離すことを可能にする。
植込まれた最終のイオンは、実質的にエピタクシーされ
たシリコン層２８とシリサイド層２９の中に位置する。
従って、これらのイオンの、ｎ型ソースならびにドレイ
ン領域３２．３４を得る観点からのサブストレート内へ
の拡散ならびに、トランジスタのゲート８ａ内への拡散
を確実にするため、及び植込まれたイオンの活性化を兼
ねて、得られた構造がアンニールされる。このアンニー
リングは、９００℃の炉内で約２０分または３０分間窒
素雰囲気で行われるか、もしくは、ランプを用いる高速
アンニーリングによって行われる。植込みアンニーリン
グ中に植込まれ、エピタクシーされた層２８が、トラン
ジスタのゲート、ソース、ドレイン領域に対するドーピ
ングソースとして働く。
この発明に従う層２８及び２９を介する高ドーズ植込み
及び上記の植込みに続くアンニーリングの結果としてｎ
÷（Ｐ＋それぞれ）区域が得られ、ｎ−（またはｐ−）
区域の中に形状的に埋込まれ、トランジスタのｎ−（ま
たはｐ−）領域と同レベルにあるトランジスタのチャネ
ルのレベル上に吊下されている。
更に、ドーピングソースとして働いているエピタクシー
された層２８の結果として、前に述べたＧＯＬＤ構造と
同様に、トランジスタのドレインダイオドのより良好な
電子なだれ作用または抵抗が得られているばかりでなく
、上記のＧＯＬＤ構造のトランジスタの場合よりも良好
な破壊抵抗が得られている。
プロセスの次のステージは、導電層２８をシリサイド層
２９の上に、スペーシングストリップ２４に関して、第
１Ｈ図に示されているように、選択的に蒸着することで
構成されており、それぞれのトランジスタに対して、ゲ
ート、ソース、及びドレイン・シャントを作成すること
を可能にしている。
この導電層３８は、特に、ＬＰＣＶＤにより、前に述べ
たＶ、　Ｖ、　Ｌｅｅの論文に述べられているように、
ＷＦ。
とＳｉＨ４の分解により低温で蒸着されたタングステン
で出来ている。この導電層３８は約１１００ｎの厚みを
有する。得られたゲート、ソース、及びドレインシャン
トは約０．５〜２Ωと言う低抵抗を有する。このように
して得られたＭＯＳトランジスタは高い供給電圧、具体
例としては、３００ｎｍ幅のゲート８ａに対して５ｖに
耐える。
導電材３８の選択蒸着に次いで、絶縁材４０、特に、シ
リコンオキサイドが構造全体の上に蒸着される。上記の
層４０の流れまたはクリープによるスムージングが、Ｉ
Ｃのトランジスタのソースならびにドレイン領域のゲー
ト及び相互接続の、その後に行われるメタリゼーション
の段差をな（すために、オプションとして実行されるこ
とができる。
ゲート８ａのメクリゼーションを確実にして回路接続を
作成するために適当なマスクを用い、層３８を上記エツ
チングに対する停止層としてリアクティブ・イオンニッ
ク・エツチングによって、絶縁層４０内に開口４２が形
成される。次いで、導電材４４の助けによるコンタクト
・ホール４２の充填が行われる。導電層３８の存在は、
コンタクト・ホール４２の底でコンタクトすることを可
能にする。さらに、シャント層は、メタリゼーション層
４４の生長に対する良好な芽または核を提供する。
導電層４４は、特に、導電層３８と同じ方法で選択的に
蒸着される。材料４４は、層３８または金属の局部的シ
リサイデイングによって形成されたシリサイドであるこ
とができる。後者の場合には、特に、ＬＰＣＶＤによる
低温蒸着で、前に述べたＶ、　Ｖ、　Ｌｅｅの論文に述
べられているように蒸着されたタングステンが用いられ
る。
第４図と第５図は、この発明のプロセスを用いているト
ランジスタのソース及びドレイン領域について電気接触
の極限条件を示している。第４図と第５図においては、
回路素子は、それぞれにａ、及びｂの文字を付してこれ
までと同じく呼ばれている。
これらの極限状態においては、電気的接触は、エピタク
シーされたシリコン２８ａ　、２８ｂ　、シリサイド２
９ａまたは２９ｂ、及びシャント３８ａまたは３８ｂ層
を介して確保されている。従って、シャント層３８ａは
、層２９ａの輪郭に完全に適合し、従って導電層２８ａ
輪郭に完全に適合して、フィールドオキサイド４ａまた
は４ｂのへりにあるソース及びドレインダイオドに対し
て良好な防護を形成している。
さらに、上記の層の重ね合せは、補助的なステージ、特
に絶縁層４０ａと４０ｂ内にそれぞれに形成されるコン
タクトホール４２ａ、及び４２ｂ内のイオン植込みを必
要としないで重ね合せコンタクト４４ａ及び４４ｂを作
成することを可能にする。
これ迄に与えられた説明は、明らかに、限定的に述べら
れたものではなく、この発明の適用範囲を超えることな
しに多数の変形が可能である。特に、種々な層の性質、
その蒸着手順、及びエツチング手順は変更され得る。さ
らに、得られるトランジスタの性質に影響を及ぼすこと
な（省略できる層が、具体的に言えば、シャント層３８
に関して、あり得る。シャント層３８が欠けている場合
には重ね合せコンタクト（第４図、及び第５図）が若干
作り難くなる。
【図面の簡単な説明】
第１Ａ図〜第１Ｈ図は、発明のプロセスの種々なステー
ジの線図的な縦断面を示している。 第２図及び第３図は、この発明のプロセスの変形を示し
ている。 第４図、第５図は、この発明のプロセスによって得られ
るトランジスタ接続の限界位置を示している。 く 〒１１１ Ｏコ ■ −２′７

Claims (12)

    【特許請求の範囲】
  1. （１）第一ソース（１８）及びドレイン（２０）ジャン
    クションを形成するために、所定の導電型イオンを所定
    のドーズでサブストレート内へ行う第一植込み（１４）
    、次いで、ダブルジャンクションを形成するために、第
    一植込みと同型のイオンを、第一植込みの場合よりも高
    いドーズで植込みをする第二植込みで構成され、第一植
    込みと第二植込みの間に、上記の第一ジャンクション（
    １８、２０）とゲート（８ａ）の上で、導電層（２８）
    がエピタクシーされ、第二植込みが、このエピタクシー
    された層を介して、ダブルジャンクションがそこに部分
    的に形成されるような方法で行われることを特徴とする
    、ソース（１８、３２）及びドレイン（２０、３４）が
    ダブルジャンクションから成り、ゲートが半導電層内に
    形成されているＭＩＳトランジスタを有する半導体サブ
    ストレート上にＩＣを作成するための製造方法。
  2. （２）次の継次ステージで構成されることを特徴とする
    請求項１の方法： （ａ）トランジスタの横方向電気絶縁（４）の生産。 （ｂ）最少限横方向絶縁の間に対する第一絶縁材（６）
    の層の蒸着。 （ｃ）横方向絶縁、第一絶縁材、及び絶縁スペーシング
    ストリップ２４に関して、選択的にドープされ、エッチ
    されることのできる半導電層（８）の、（ｂ）で得られ
    た構造上への蒸着。 （ｄ）横方向絶縁、第一絶縁材、半導電層、第二絶縁材
    （２６）及び上記のスペーシング・ストリップ、に関し
    て選択的にエッチング可能である１種類以上の材料で作
    られ、半導電層内に生産されるべきトランジスタのゲー
    トをマスキングするマスク（１０ａ）の第一半導電層上
    への作成。 （ｅ）トランジスタの第一ソース（１８）、及びドレイ
    ン（２０）ジャンクションを形成するために、マスクさ
    れていない半導電層（８）及びサブストレート（２）内
    のイオン第一植込み。 （ｆ）マスク（１０ａ）エッジ上の上記のスペーシング
    ストリップ（２４）の作成。 （ｇ）マスク、及びスペーシングストリップでカバーさ
    れでいない領域を除去してトランジスタのゲート（８ａ
    ）を形成するための半導電層（８）のエッチング。 （ｈ）半導電層のエッチングされたエッジの第二絶縁材
    による絶縁。 （ｉ）マスク（１０ａ）の除去。 （ｊ）ステージ（ｇ）の間にはがれた第一絶縁材領域の
    除去。 （ｋ）ステー−ジ（ｊ）の間にはがれたソース（１８）
    及びドレイン（２０）領域、及びトランジスタのゲート
    （８ａ）上の導電層（２８）のエピタクシー。 （ｌ）エピタクシーされた導電層（２８）、及びソース
    ならびにドレイン領域へのイオンの第二植込み（３０）
    。 （ｍ）ＩＣの電気接続の生産。
  3. （３）ゲート、ソース、及びドレインシャントを作るた
    めに、ステージｌ）とｍ）との間で、エピタクシーされ
    た導電層（２８）上に、スペーシング・ストリップ、横
    方向絶縁及び第二絶縁材に関して選択的に導電材３８が
    蒸着されることを特徴とする請求項２の方法。
  4. （４）エピタクシーされた導電層（２８）と導電材（３
    ８）との間で中間導電層（２９）が、上記のエピタクシ
    ーされた層の上に、スペーシング・ストリップ、横方向
    絶縁、及び第二絶縁材に関して選択的に蒸着されること
    を特徴とする請求項３の方法。
  5. （５）マスク（１０ａ）が二つの材料（１３、１１）の
    重ね合せで形成され、材料（１１）が選択的にエッチン
    グ可能な半導電層（８）の上に、第一絶縁材、半導電層
    、第二絶縁材（２６）、上記のスペーシング・ストリッ
    プ、及び横方向絶縁に関して直接形成される ことを特徴とする請求項２の方法。
  6. （６）ステージｍ）が、ｌ）で得られた構造全体の上に
    、絶縁層（４０）を蒸着し、接続されるべきゲート（８
    ａ）、ソース（１８、３２）、及びドレイン（２０、３
    ４）に面している上記の絶縁層内にコンタクトホール（
    ４２）の形成、及びコンタクトホール（４２）内に導電
    材（４４）を絶縁層（４０）に関して選択的に蒸着する
    ことで構成されでいることを特徴とする、請求項２の方
    法。
  7. （７）導電材が導電層上に選択的に蒸着されるか、及び
    ／またはコンタクトホールに蒸着されたものがＬＰＣＶ
    Ｄ−蒸着タングステン、エピタクシーされたシリコン、
    シリサイド、または白金、パラジウム、及び銅から選ば
    れた金属であることを特徴とする請求項３の方法。
  8. （８）マスク（１０ａ）がＳｉ＿３Ｎ＿４層（１１）と
    Ｓｉ０＿２層（１３）で形成され、Ｓｉ＿３Ｎ＿４層が
    直接半導電層上に形成されることを特徴とする請求項２
    の方法。
  9. （９）回路が、第二植込に引き続いて、植込まれたイオ
    ンを拡散させ、活性化させるためにアンニールされるこ
    とを特徴とする請求項１の方法。
  10. （１０）サブストレート（２）、半導電層（８）、及び
    エピタクシーされた導電層（２８）がシリコン製である
    ことを特徴とする請求項１の方法。
  11. （１１）サブストレート（２）及び半導電層（８）がシ
    リコンでできており、エピタクシーされた層（２８）が
    、少くとも部分的に遷移メタルのシリサイドで形成され
    ていることを特徴とする請求項１の方法。
  12. （１２）遷移メタルがチタンまたはコバルトであること
    を特徴とする請求項１１の方法。
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