JPH01265541A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01265541A JPH01265541A JP9384088A JP9384088A JPH01265541A JP H01265541 A JPH01265541 A JP H01265541A JP 9384088 A JP9384088 A JP 9384088A JP 9384088 A JP9384088 A JP 9384088A JP H01265541 A JPH01265541 A JP H01265541A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
電極配線の構成に関し、
結晶の成長に伴うピンホールの増加、それに起因する配
線抵抗の増大、断線を減少させることを目的とし、 ドープド多結晶シリコン膜の間に、該ドープド多結晶シ
リコン膜以外の導電膜、例えば、窒化チタン膜を介在さ
せた３層構造からなる電極配線を備えたことを特徴とす
る。
線抵抗の増大、断線を減少させることを目的とし、 ドープド多結晶シリコン膜の間に、該ドープド多結晶シ
リコン膜以外の導電膜、例えば、窒化チタン膜を介在さ
せた３層構造からなる電極配線を備えたことを特徴とす
る。
［産業上の利用分野］
本発明は半導体装置のうち、特に電極配線の構成に関す
る。
る。
ＩＣ，ＬＳＩなどの半導体装置においては、多数の素子
間を接続する電極配線が設けられており、その電極配線
の材料としてアルミニウム膜が汎用されているが、アル
ミニウムは融点が低いために使用個所に制約があり、そ
のため、ドープド多結晶シリコン膜が併用されている。
間を接続する電極配線が設けられており、その電極配線
の材料としてアルミニウム膜が汎用されているが、アル
ミニウムは融点が低いために使用個所に制約があり、そ
のため、ドープド多結晶シリコン膜が併用されている。
しかし、半導体装置が微細化されてくると、ドープド多
結晶シリコン膜からなる電極配線に特有の断線問題が起
こり、その対策が望まれている。
結晶シリコン膜からなる電極配線に特有の断線問題が起
こり、その対策が望まれている。
［従来の技術と発明が解決しようとする課題］例えば、
１６．ＭＢのＤＲＡＭなど半導体メモリやその他の電子
回路は極めて微細化されて、ドープド多結晶シリコン膜
からなるゲート電極などの電極配線は膜厚５００〜１０
００人と非常に薄（なってきた。
１６．ＭＢのＤＲＡＭなど半導体メモリやその他の電子
回路は極めて微細化されて、ドープド多結晶シリコン膜
からなるゲート電極などの電極配線は膜厚５００〜１０
００人と非常に薄（なってきた。
第３図はその従来のＤＲＡＭ素子の断面図を示しており
、１はｐ型シリコン基板、２はゲート絶縁膜、３はゲー
ト電極配線、４はフィールド絶縁膜、５はｎ型のソース
またはドレイン領域、６はビット配線、７はキャパシタ
の下部配線、８はキャパシタの上部配線、９は誘電体膜
、１０はカバー絶縁膜である。通常、ゲート電極配線３
（１層目の配線）やビット配線６．キャパシタの下部
配線７ （共に２層目の配線）およびキャパシタの上部
配線８ （３層目の配線）にはドープド多結晶シリコン
（Ｄｏｐｅｄ Ｐｏ１ｙ ５ｉｌｉｃｏｎ）膜が用いら
れ、図示していない最上部の配線層のみアルミニウム膜
で作成される。また、誘電体膜９としては誘電率の高い
窒化シリコン膜、カバー絶縁膜としては燐シリケートガ
ラス膜が用いられている。
、１はｐ型シリコン基板、２はゲート絶縁膜、３はゲー
ト電極配線、４はフィールド絶縁膜、５はｎ型のソース
またはドレイン領域、６はビット配線、７はキャパシタ
の下部配線、８はキャパシタの上部配線、９は誘電体膜
、１０はカバー絶縁膜である。通常、ゲート電極配線３
（１層目の配線）やビット配線６．キャパシタの下部
配線７ （共に２層目の配線）およびキャパシタの上部
配線８ （３層目の配線）にはドープド多結晶シリコン
（Ｄｏｐｅｄ Ｐｏ１ｙ ５ｉｌｉｃｏｎ）膜が用いら
れ、図示していない最上部の配線層のみアルミニウム膜
で作成される。また、誘電体膜９としては誘電率の高い
窒化シリコン膜、カバー絶縁膜としては燐シリケートガ
ラス膜が用いられている。
ところで、上記のように、ＩＣが高集積化・微細化され
て、配線の膜厚が１０００Å以下と薄くなってくると、
例えば、１層目の配線のゲート電極配線（ゲート電極は
そのまま延在してワード線となる）は、その後の形成工
程中の熱処理や実装中の加熱のために、多結晶シリコン
の結晶粒子が併合（成長）して結晶粒が大きくなり、そ
のため、配線膜厚が１０００Å以下に薄いと、結晶粒が
一列に並んだ状態になって、結晶粒間に隙間（ピンホー
ル）ができる。第４図はその問題点を図示したもの−で
、ゲート絶縁膜２上に設けたゲート電極３は、結晶粒（
Ｃｒｙｓｔａｌ Ｇｒａｉｎ）Ｇが一列に並んでおり、
その結晶粒の成長と共に粒間に隙間を生じて、ピンホー
ル（矢印で示す）が発生している。その結果、配線抵抗
が増加し、実装中に益々加熱されて、やがては断線に至
り、ＩＣの信頼性が低下する。
て、配線の膜厚が１０００Å以下と薄くなってくると、
例えば、１層目の配線のゲート電極配線（ゲート電極は
そのまま延在してワード線となる）は、その後の形成工
程中の熱処理や実装中の加熱のために、多結晶シリコン
の結晶粒子が併合（成長）して結晶粒が大きくなり、そ
のため、配線膜厚が１０００Å以下に薄いと、結晶粒が
一列に並んだ状態になって、結晶粒間に隙間（ピンホー
ル）ができる。第４図はその問題点を図示したもの−で
、ゲート絶縁膜２上に設けたゲート電極３は、結晶粒（
Ｃｒｙｓｔａｌ Ｇｒａｉｎ）Ｇが一列に並んでおり、
その結晶粒の成長と共に粒間に隙間を生じて、ピンホー
ル（矢印で示す）が発生している。その結果、配線抵抗
が増加し、実装中に益々加熱されて、やがては断線に至
り、ＩＣの信頼性が低下する。
本発明は、そのような結晶の成長に伴うピンホールの増
加、それに起因する配線抵抗の増大、断線を減少させる
ことを目的とした半導体装置の配線構造を提案するもの
である。
加、それに起因する配線抵抗の増大、断線を減少させる
ことを目的とした半導体装置の配線構造を提案するもの
である。
［課題を解決するための手段］
その目的は、ドープド多結晶シリコン膜の間に、該ドー
プド多結晶シリコン膜以外の導電膜、例えば、窒化チタ
ン膜を介在させた３層構造からなる電極配線を備えた半
導体装置によって達成される。
プド多結晶シリコン膜以外の導電膜、例えば、窒化チタ
ン膜を介在させた３層構造からなる電極配線を備えた半
導体装置によって達成される。
［作用コ
即ち、本発明は結晶粒が一列に並んだ状態にならないよ
うに、中間層として他の導電膜、例えば窒化チタン（Ｔ
ｉＮ）膜を介在させた３層の電極配線に構成する。そう
すれば、ピンホールの発生が解消し、配線抵抗の増大、
断線が減少して、ＩＣの信頼性が向上する。
うに、中間層として他の導電膜、例えば窒化チタン（Ｔ
ｉＮ）膜を介在させた３層の電極配線に構成する。そう
すれば、ピンホールの発生が解消し、配線抵抗の増大、
断線が減少して、ＩＣの信頼性が向上する。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかる半導体装置の断面図を示してお
り、第３図に示す従来のＤＲＡＭ素子に対応した実施例
図である。即ち、第１図において、第３図と同一部位に
は同一記号が付けであるが、その他のゲート電極配線１
３（１層目の配線）、ビット配線１６．キャパシタの下
部配線１７（共に２層目の配線）、上部配線１８（３層
目の配線）をすべてドープド多結晶シリコン膜１）（膜
厚２５０人）。
り、第３図に示す従来のＤＲＡＭ素子に対応した実施例
図である。即ち、第１図において、第３図と同一部位に
は同一記号が付けであるが、その他のゲート電極配線１
３（１層目の配線）、ビット配線１６．キャパシタの下
部配線１７（共に２層目の配線）、上部配線１８（３層
目の配線）をすべてドープド多結晶シリコン膜１）（膜
厚２５０人）。
窒化チタン（ＴｉＮ） １！１２ （膜厚５０人）、ド
ープド多結晶シリコン膜１３（膜厚２５０人）の３層に
構成する。
ープド多結晶シリコン膜１３（膜厚２５０人）の３層に
構成する。
そうすれば、中間層のＴｉＮ膜の存在のために、ドープ
ド多結晶シリコン膜の結晶成長が阻まれて結晶粒は小さ
く、また、熱処理によって多少成長しても、結晶粒が一
列に並んだ状態にはならず、従って、配線膜厚を分断す
るピンホールは発生せず、配線抵抗の増加、断線を減少
できて、その信頼性が向上する。
ド多結晶シリコン膜の結晶成長が阻まれて結晶粒は小さ
く、また、熱処理によって多少成長しても、結晶粒が一
列に並んだ状態にはならず、従って、配線膜厚を分断す
るピンホールは発生せず、配線抵抗の増加、断線を減少
できて、その信頼性が向上する。
次に、その形成方法を第２図（ａｌ、 （ｂ）に示す１
層目のゲート電極配線の工程順断面図によって説明する
。第２図＋ａｌに示すように、公知の製法によってｐ型
シリコン基板１上にフィールド絶縁膜４を形成し、更に
、膜厚数十人のゲート絶縁膜２を形成した後、減圧化学
気相成長（減圧ＣＶＤ）法で膜厚２５０人のドープド多
結晶シリコン膜１）（第１層）を成長する。その時、基
板温度は６００°Ｃとし、減圧度は０．ＩＴｏｒｒとし
て成長する。
層目のゲート電極配線の工程順断面図によって説明する
。第２図＋ａｌに示すように、公知の製法によってｐ型
シリコン基板１上にフィールド絶縁膜４を形成し、更に
、膜厚数十人のゲート絶縁膜２を形成した後、減圧化学
気相成長（減圧ＣＶＤ）法で膜厚２５０人のドープド多
結晶シリコン膜１）（第１層）を成長する。その時、基
板温度は６００°Ｃとし、減圧度は０．ＩＴｏｒｒとし
て成長する。
次いで、第２図（ｂ）に示すように、スパッタ法によっ
て膜厚５０人の窒化チタン（ＴｉＮ）膜１２（中間層）
を被着し、更に、その上に第１層と同じく減圧ＣＶＤ法
によって膜厚２５０人のドープド多結晶シリコン膜１３
（第３層）を成長する。
て膜厚５０人の窒化チタン（ＴｉＮ）膜１２（中間層）
を被着し、更に、その上に第１層と同じく減圧ＣＶＤ法
によって膜厚２５０人のドープド多結晶シリコン膜１３
（第３層）を成長する。
しかる後、そのドープド多結晶シリコン膜１）（第１層
）、窒化チタン膜１２（中間層）、ドープド多結晶シリ
コン膜１３（第３層）からなるゲート電極１３（膜厚５
５０人）とゲート絶縁膜２を同時にパターンニングし、
以下はソース・ドレイン領域５を形成し、更に、この１
層目の配線のゲート電極１３と同様の３層構造からなる
ビット配線１６．キャパシタの下部配線１７（２層目の
配線）、誘電体膜９、次いで上部配線１８（３層目の配
線）を形成して完成させる。
）、窒化チタン膜１２（中間層）、ドープド多結晶シリ
コン膜１３（第３層）からなるゲート電極１３（膜厚５
５０人）とゲート絶縁膜２を同時にパターンニングし、
以下はソース・ドレイン領域５を形成し、更に、この１
層目の配線のゲート電極１３と同様の３層構造からなる
ビット配線１６．キャパシタの下部配線１７（２層目の
配線）、誘電体膜９、次いで上部配線１８（３層目の配
線）を形成して完成させる。
なお、上記の実施例においては、中間層の導電膜として
窒化チタン（ＴｉＮ）膜を用いているが、その他にタン
グステン（Ｗ）やモリブデン（ＭＯ）、あるいは、それ
らのシリサイド膜を介在させても良い。
窒化チタン（ＴｉＮ）膜を用いているが、その他にタン
グステン（Ｗ）やモリブデン（ＭＯ）、あるいは、それ
らのシリサイド膜を介在させても良い。
［発明の効果］
以上の実施例から明らかなように、本発明にかかる構造
は高集積化・微細ｒｂ Ｉ Ｃの電極配線の断線を減少
させて、その信頼性の向上に大きく貢献するものである
。
は高集積化・微細ｒｂ Ｉ Ｃの電極配線の断線を減少
させて、その信頼性の向上に大きく貢献するものである
。
第１図は本発明にかかるＤＲＡＭ素子の断面図、第２図
（ａ）、 （ｂ）は本発明にかかる形成方法の工程順断
面図、 第３図は従来のＤＲＡＭ素子の断面図、第４図は従来の
問題点を示す図である。 図において、 １はシリコン基板、 ２はゲート絶縁膜、 ３．１３はゲート電極配線、 ４はフィールド絶縁膜、 ５はソース・ドレイン領域、 ６．１６はビット配線、 ７．１７はキャパシタの下部配線、 ８．１８はキャパシタの上部配線、 ９は誘電体膜、 １０はカバー絶縁膜、 １）はドープド多結晶シリコン膜（第１層）、１２は窒
化チタン（ＴｉＮ）膜（中間Ｎ）、１３はドープド多結
晶シリコン膜（第３層）を示している。 代理人 弁理士 井 桁 貞 − オ宛昭ｆ−ρ・ひ３ｐＲＡＭ雫テシ鉾面１）第１図 ４４芒ｅ月に刀・カ・３ガ９；Ｘ加＋ｑニオＹ儂炭ケσ
ｈ６り第２図
（ａ）、 （ｂ）は本発明にかかる形成方法の工程順断
面図、 第３図は従来のＤＲＡＭ素子の断面図、第４図は従来の
問題点を示す図である。 図において、 １はシリコン基板、 ２はゲート絶縁膜、 ３．１３はゲート電極配線、 ４はフィールド絶縁膜、 ５はソース・ドレイン領域、 ６．１６はビット配線、 ７．１７はキャパシタの下部配線、 ８．１８はキャパシタの上部配線、 ９は誘電体膜、 １０はカバー絶縁膜、 １）はドープド多結晶シリコン膜（第１層）、１２は窒
化チタン（ＴｉＮ）膜（中間Ｎ）、１３はドープド多結
晶シリコン膜（第３層）を示している。 代理人 弁理士 井 桁 貞 − オ宛昭ｆ−ρ・ひ３ｐＲＡＭ雫テシ鉾面１）第１図 ４４芒ｅ月に刀・カ・３ガ９；Ｘ加＋ｑニオＹ儂炭ケσ
ｈ６り第２図
Claims (2)
- （１）ドープド多結晶シリコン膜の間に、該ドープド多
結晶シリコン膜以外の導電膜を介在させた３層構造から
なる電極配線を備えたことを特徴とする半導体装置。 - （２）上記導電膜が窒化チタン膜であることを特徴とす
る請求項第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9384088A JPH01265541A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9384088A JPH01265541A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01265541A true JPH01265541A (ja) | 1989-10-23 |
Family
ID=14093591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9384088A Pending JPH01265541A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01265541A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5314832A (en) * | 1989-09-28 | 1994-05-24 | Commissariat A L'energie Atomique | Process for the production of a high voltage MIS integrated circuit |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5650533A (en) * | 1979-10-01 | 1981-05-07 | Hitachi Ltd | Semiconductor device |
| JPS5815272A (ja) * | 1981-07-20 | 1983-01-28 | Oki Electric Ind Co Ltd | 半導体装置 |
| JPS6016446A (ja) * | 1983-07-08 | 1985-01-28 | Sony Corp | 半導体装置の製造方法 |
| JPS63181423A (ja) * | 1987-01-23 | 1988-07-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63197359A (ja) * | 1987-02-12 | 1988-08-16 | Seiko Epson Corp | ３次元ｉｃ配線構造 |
| JPS6439064A (en) * | 1987-08-04 | 1989-02-09 | Mitsubishi Electric Corp | Semiconductor device |
-
1988
- 1988-04-15 JP JP9384088A patent/JPH01265541A/ja active Pending
Patent Citations (6)
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|---|---|---|---|---|
| JPS5650533A (en) * | 1979-10-01 | 1981-05-07 | Hitachi Ltd | Semiconductor device |
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|---|---|---|---|---|
| US5314832A (en) * | 1989-09-28 | 1994-05-24 | Commissariat A L'energie Atomique | Process for the production of a high voltage MIS integrated circuit |
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