JPS60194540A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60194540A JPS60194540A JP59049037A JP4903784A JPS60194540A JP S60194540 A JPS60194540 A JP S60194540A JP 59049037 A JP59049037 A JP 59049037A JP 4903784 A JP4903784 A JP 4903784A JP S60194540 A JPS60194540 A JP S60194540A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、冗長回路用ヒユーズ等のヒユ
ーズを有する半導体集積回路装置に適用して有効な技術
に関するものである。 〔背景技術〕 例えば、ダイナミ９／型ランダムアクセスメモリを備え
た半導体集積回路装置（以下、ｌ）ＲＡＭという）は、
冗長回路用ヒユーズとして、リン処理の施された多結晶
シリコン層を使用している。 これは、内部回路を構成するＭＩＳＦＥＴのゲート電極
と同一製造工程によって形成できるという利点がある（
たとえば雑誌「日経エレクトロニクスＪ１９ｇ１年１２
月７日号ｐ２１９〜など）。 しかしながら、高集積化のために、前記ヒ工−ズの切断
部における配線幅が１〔μｍ〕程度に細くなると、多結
晶シリコン層の細晶粒界（ｇｒａｉｎｂｏｕｎｄａｒｙ
）が配線延在方向を横切る確率が高く。 初期断線という問題点を生じることが、本発明者によっ
て明らかにされた。前記初期断線は、リン処理を施すこ
とにより多結晶シリコン層のグレインが数千〔λ〕乃至
数〔μｍ〕のサイズに成長することによって誘発される
もので、冗長回路用ヒユーズに電圧を印加しても切断さ
れない現象である。 本発明者は、前記問題点のために、高集積化の傾向にあ
るＤＲＡＭにおいて、冗長回路の使用ができなくなり、
その歩留りが著しく低下すると推測している。 〔発明の目的〕 本発明の目的は、冗長回路用ヒユーズ等のヒユーズを有
する半導体集積回路装置において、前記ヒユーズの初期
断線を防止することが可能な技術手段を提供することに
ある。 本発明の他の目的は、冗長回路用ヒユーズ等のヒーーズ
を有する半導体集積回路装置において、前記ヒユーズの
磁気的信頼性を向上し、その歩留りを向上することが可
能な技術手段を提供することにある。 本発明の他の目的は、冗長回路用ヒユーズ等のヒユーズ
を有するＤＲＡＭにおいて、その製造工程の増加をする
ことなく、がっその歩留りを向上することができる前記
ヒユーズを設けることが可能な技術手段を提供すること
にある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面によって。 明らかになるであろう。 〔発明の概要〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば下記のとおりである。 すなわち、冗長回路用ヒユーズの導電性材料として、グ
レインサイズの微細なモリブデンシリサイドを用いるこ
とによって、前記ヒユーズの切断部における配線延在方
向を横切る結晶粒界を除去し、初期断線を防止すること
ができるという作用で、ＤＲＡＭの磁気的信頼性を向上
し、その歩留りを向上することにある。 以下、本発明の構成について、実施例とともに説明する
。 なお１本実施例は、冗長回路用ヒユーズを有するＤＲＡ
Ｍについて、その説明をする。 〔実施例〕 第１１囚および第１図ｔＢＩは、本発明の一実施例を説
明するだめの図であり、第１１囚は、ＤＲＡＭのメモリ
セルを示す要部平面図、第１図ＩＢ）は。 ＤＲＡＭに設けられた冗長回路用ヒーーズの要部平面図
、第２１四は、第１１囚の１ｌＡ−［Ａ切断線における
断面図、第２図（均は、第１図ＩＢＩの■Ｂ−■Ｂ 切
断線における断面図である。なお、第１図＾１および第
１図（Ｂ）は、その図面を見易くするために、各導電層
間に設けられるべき絶縁層は図示しない。 第１図囚）、の）および第２９八）、（均において、１
はシリコン単結晶からなるｐ−型の半導体基板。 ２Ｆｉ半導体素子形成領域間の半導体基板１主面部に設
けられたフィールド絶縁層であり、半導体素子間を電気
的に分離するためのものである。 ３は後述するメモリセルの容量電極、冗長回路用ヒユー
ズ等の製造プロセスにおける第１層目の導電層下部の半
導体基板ｌ主面上部に設げられた絶縁層であり、主とし
て、メモリセルの容量素子を構成するためのものである
。 ４はメモリセル形成領域の絶縁層３上部に設けられた導
電プレートであり、メモリセルの容量素子を構成するた
めのものである。これは、製造プロセスにおける第１層
目の導電層によって形成されたものであり１例えば、そ
の膜厚が２０１）０〜３０００ 〔Ａ）程度ｆ）ＣＶＤ
（Ｃｈｅｍｉｃａｌ ＶａｐｏｕｒＤｅｐｏｓｉｔｉ
ｏｎ ）技術による多結晶シリコン層４Ａと、その上部
に被着させた、例えば、その膜厚が２０００〜ａｏｏｏ
［Ａ）程度のスバヴタ技術によるモリブデンシリサイド
（ＭｏＳｉ、 ）層４Ｂとによって構成されている。メ
モリセルの容量素子は、半導体基板１．絶縁層３．導電
プレート４によって構成されている。 ５は冗長回路用ヒユーズ形成領域の絶縁層３上部に設け
られた冗長回路用ヒユーズであり、冗長回路の使用また
は不使用を制御するためのものである。これは、前記導
電プレート４と同様に、製造プロセスにおける第１層目
の導電層によって形成されたものであり、多結晶シリコ
ン層５Ａと。 その上部に被着させたモリブデンシリサイド層５Ｂとに
よって構成されている。この冗長回路用ヒーーズ５は、
例えば、その切断部における配線幅Ｗを１〔μｍ〕程度
で形成し、所定の電圧によって切断し得るように、その
抵抗値が２０〜３０〔Ω／口〕程度になるように設定す
る。モリブデンシリサイド／１９５Ｂは、そのダレイン
サイズが１０００［Ａ］ 程度以下と微小であり、切断
部における配線幅を１〔μｍ〕程度で形成しても、配線
延在方向を横切る結晶粒界が存在しない。また、多結晶
シリコン層４Ａは、モリブデンシリサイド層４Ｂに含有
される不要な不純物によって、メモリセルの容量素子に
おける情報となる電荷蓄積量に変動を生じないようにす
るためのものである。前記不純物の含有量が改善されれ
ば、多結晶シリコン層４Ａ、５Ａを設けなくてもよい。 また、モリブデンシリサイド層４Ｂ、５Ｂの他に、チタ
ンシリサイド（ＴｌＳｉ、 ）、タンタルシリサイド（
Ｔａｘｉ、）。 タングステンシリサイド（ＷＳｉ、）等の高融点金属と
シリコンとの化合物であるシリサイド層を用いてもよい
。 ６は導電プレート４または冗長回路用ヒユーズ５を覆う
ように設けられた絶縁層であり、主として、後述するワ
ード線と電気的に分離するためのものである。これは１
例えば、ＣＶＤ技術による酸化シリコン層またはフォス
フオシリケードガラス（ＰＳＧ）層を用い、その膜厚を
２５００−Ｌ３５００〔λ〕 程度にすればよい。 ７はメモリセルのスイ・ソチング素子を構成する絶縁ゲ
ート型電界効果トランジスタ（以下、ＭＩＳＦＥＴとい
う）形成領域の半導体基板ｌ主面上部に設けられた絶縁
層であり、主として、ＭＩＳＦＥＴのゲート絶縁層を構
成するためのものである。これは１例えば、熱酸化技術
による酸化シリコン層を用い、その膜厚を３００〜ｓｏ
ｏ［Ａｌ程度にすればよい。 ８は絶縁層７上部に設けられたゲート電極であり、ＭＩ
ＳＦＥＴを構成するためのものである。 ９は所定方向のゲート電極８と電気的に接続し絶縁層６
上部を延在して設ゆられたワード線（ＷＬ）であり、Ｍ
ＩＳＦＥＴの’ＯＮ”、’ＯＦＦ”動作を制御するため
のものである。このゲート電極８およびワード線（ＷＬ
）９は、製造プロセスにおける第２層目の導電層によっ
て形成されたものであり、第１層目の導電層と略同様に
、例えば、その膜厚が２０００〜３０００［λ〕程度の
ＣＶＤ技術による多結晶シリコン層８Ａ、９Ａと、その
上部に被着させた、例えば、その膜厚が２０００〜３０
００〔λ〕 程度のスハ、・夕波術によるモリブデンシ
リサイド層８Ｂ、９Ｂとによって構成すればよい。 モリブデンシリサイド層８Ｂ、９Ｂは、その抵抗値をシ
リコンの含有量によって５〔シロ〕程度に設定し、特に
ワード線（ＷＬ）９の低抵抗化を図るためのものである
。多結晶シリコン層８Ａは、モリブデンシリサイド層８
Ｂに含有される不要な不なるＭＩＳＦＥＴのしきい値電
圧（Ｖｔｈ）の変動を防止するためのものである。ヒユ
ーズ５はゲート電極８（ワード線９）と同一工程で形成
してもよい。この場合、導電プレート４は多結晶シリコ
ン層一層のみで形成すればよい。なお、ＤＲＡＭの周辺
回路を構成するＭＩＳＦＥＴのゲート電極は、第２層目
の導電層によって形成されるようになっている。 １ｏはＭＩＳＦＥＴ形成領域におけるゲート電極両側部
の半導体基板１主面部に設けられたｎ＋型の半導体領域
であり、ソース領域またはドレイン領域として使用され
るもので、ＭＩＳＦＥＴを構成するためのものである。 これは１例えば、イオン注入技術によっ℃形成すればよ
い。メモリセルのスイ〜チング素子となるＭＩＳＦＥＴ
は、主として、ゲート電極８．絶縁層７．一対の半導体
領域ｌＯおよび半導体基板ｌによって構成びれる。 １１はＭ Ｉ Ｓ ＦＥＴ等の半導体素子なＮ５ように
設けられた絶縁層であり、後述するその上部のれは、例
えば、ＣＶＤ技術によるフォスフオシリケードガラス層
を用い、その膜厚を０．８〜１．０〔μｍ〕程度にすれ
ばよい。１２Ａは所定の半導体領域ｌＯ上部の絶縁層７
，１１を選択的に除去して設げられた接続孔、１２Ｂ、
１２Ｃは冗長回路用ヒューズ５０所定上部の絶縁層６，
１１を除去して投げられた接続孔であり、後述する導電
層と電気的に接続するためのものである。 １３は一端部が接続孔１２Ａを介して半導体領域１０と
電気的に接続され他端部が絶縁層１１上部を延在するよ
うに設げられたビルト線（ＥＬ）であり、ＤＲＡＭの情
報を伝達するためのものである。１４Ａ、１４Ｂは一端
部が接続孔１２Ｂ。 １２Ｃを介して冗長回路用ヒユーズ５と電気的に接続さ
れ他端部が絶縁層１１部を延在し、どちらか一方が冗長
回路に接続された配線である。ビット線（ＢＬ）１３及
び配線１４Ａ、１４ＢｒＩｉ、製造プロセスにおける第
３層目の導電層によって形成されたものであり１例えば
、その膜厚が０．８〜１．０〔μｍ〕程度のスバヴタ蒸
着技術によるアルミニウム層を用いればよい。１５はビ
ット線（ＢＬ）１３、配線１４Ａ、１４Ｂを覆うようＫ
して設げられた保護層であり、ＤＲＡＭ外部からの不要
な不純物の進入を防止し、その電気的特性の劣化を防止
するためのものである。１６は冗長回路用ヒユーズ５の
切断部上部の絶縁層６，１１および保護層１５を選択的
に除去して設けられた開口部であり、その切断によって
生じる不要なガスを外部に放出するためのものである。 〔効 果〕 以上説明したように１本願で開示した新規な技術手段に
よれば、以下忙述べる効果を得ることができる。 旧 冗長回路用ヒーーズ等のヒーーズを有する半導体集
積回路装置において、前記ヒユーズの少なくとも切断部
にそのダレインサイズの微細なシリサイド層を用いるこ
とによって、切断部における配線延在方向を横切る結晶
粗晶の存在をなくすことができるので、ヒユーズの初期
断線を防止することができる。 （２）前記（１」によって、ヒユーズの初期断線を防止
することができるので、半導体集積回路装置の電気的信
頼性を向上し、その歩留りを向上することができる。 （３） 冗長回路用ヒユーズ等のヒユーズを有するＤＲ
ＡＭにおいて、前記ヒユーズをＤＲＡＭのメモリセルな
構成する導電プレートと同一製造工程によって形成すこ
とによって、前記（υ、（２）の他に製造プロセスの増
加をすることがなく、高集積化に対処できる。 以上、本発明者によってなされた発明を実施例にもとす
き具体的に説明したが１本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において、
種々変更可能であることは勿論である。 例えば、前記実施例は、ｌ）ＲＡＭの冗長回路用ヒユー
ズについて説明したが、その他の冗長回路用ヒユーズ、
または、プログラム型す−ドオンリイメモリを備えた半
導体集積回路装置の情報書き込み用ヒーーズに適用して
もよい。
関するものであり、特に、冗長回路用ヒユーズ等のヒユ
ーズを有する半導体集積回路装置に適用して有効な技術
に関するものである。 〔背景技術〕 例えば、ダイナミ９／型ランダムアクセスメモリを備え
た半導体集積回路装置（以下、ｌ）ＲＡＭという）は、
冗長回路用ヒユーズとして、リン処理の施された多結晶
シリコン層を使用している。 これは、内部回路を構成するＭＩＳＦＥＴのゲート電極
と同一製造工程によって形成できるという利点がある（
たとえば雑誌「日経エレクトロニクスＪ１９ｇ１年１２
月７日号ｐ２１９〜など）。 しかしながら、高集積化のために、前記ヒ工−ズの切断
部における配線幅が１〔μｍ〕程度に細くなると、多結
晶シリコン層の細晶粒界（ｇｒａｉｎｂｏｕｎｄａｒｙ
）が配線延在方向を横切る確率が高く。 初期断線という問題点を生じることが、本発明者によっ
て明らかにされた。前記初期断線は、リン処理を施すこ
とにより多結晶シリコン層のグレインが数千〔λ〕乃至
数〔μｍ〕のサイズに成長することによって誘発される
もので、冗長回路用ヒユーズに電圧を印加しても切断さ
れない現象である。 本発明者は、前記問題点のために、高集積化の傾向にあ
るＤＲＡＭにおいて、冗長回路の使用ができなくなり、
その歩留りが著しく低下すると推測している。 〔発明の目的〕 本発明の目的は、冗長回路用ヒユーズ等のヒユーズを有
する半導体集積回路装置において、前記ヒユーズの初期
断線を防止することが可能な技術手段を提供することに
ある。 本発明の他の目的は、冗長回路用ヒユーズ等のヒーーズ
を有する半導体集積回路装置において、前記ヒユーズの
磁気的信頼性を向上し、その歩留りを向上することが可
能な技術手段を提供することにある。 本発明の他の目的は、冗長回路用ヒユーズ等のヒユーズ
を有するＤＲＡＭにおいて、その製造工程の増加をする
ことなく、がっその歩留りを向上することができる前記
ヒユーズを設けることが可能な技術手段を提供すること
にある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面によって。 明らかになるであろう。 〔発明の概要〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば下記のとおりである。 すなわち、冗長回路用ヒユーズの導電性材料として、グ
レインサイズの微細なモリブデンシリサイドを用いるこ
とによって、前記ヒユーズの切断部における配線延在方
向を横切る結晶粒界を除去し、初期断線を防止すること
ができるという作用で、ＤＲＡＭの磁気的信頼性を向上
し、その歩留りを向上することにある。 以下、本発明の構成について、実施例とともに説明する
。 なお１本実施例は、冗長回路用ヒユーズを有するＤＲＡ
Ｍについて、その説明をする。 〔実施例〕 第１１囚および第１図ｔＢＩは、本発明の一実施例を説
明するだめの図であり、第１１囚は、ＤＲＡＭのメモリ
セルを示す要部平面図、第１図ＩＢ）は。 ＤＲＡＭに設けられた冗長回路用ヒーーズの要部平面図
、第２１四は、第１１囚の１ｌＡ−［Ａ切断線における
断面図、第２図（均は、第１図ＩＢＩの■Ｂ−■Ｂ 切
断線における断面図である。なお、第１図＾１および第
１図（Ｂ）は、その図面を見易くするために、各導電層
間に設けられるべき絶縁層は図示しない。 第１図囚）、の）および第２９八）、（均において、１
はシリコン単結晶からなるｐ−型の半導体基板。 ２Ｆｉ半導体素子形成領域間の半導体基板１主面部に設
けられたフィールド絶縁層であり、半導体素子間を電気
的に分離するためのものである。 ３は後述するメモリセルの容量電極、冗長回路用ヒユー
ズ等の製造プロセスにおける第１層目の導電層下部の半
導体基板ｌ主面上部に設げられた絶縁層であり、主とし
て、メモリセルの容量素子を構成するためのものである
。 ４はメモリセル形成領域の絶縁層３上部に設けられた導
電プレートであり、メモリセルの容量素子を構成するた
めのものである。これは、製造プロセスにおける第１層
目の導電層によって形成されたものであり１例えば、そ
の膜厚が２０１）０〜３０００ 〔Ａ）程度ｆ）ＣＶＤ
（Ｃｈｅｍｉｃａｌ ＶａｐｏｕｒＤｅｐｏｓｉｔｉ
ｏｎ ）技術による多結晶シリコン層４Ａと、その上部
に被着させた、例えば、その膜厚が２０００〜ａｏｏｏ
［Ａ）程度のスバヴタ技術によるモリブデンシリサイド
（ＭｏＳｉ、 ）層４Ｂとによって構成されている。メ
モリセルの容量素子は、半導体基板１．絶縁層３．導電
プレート４によって構成されている。 ５は冗長回路用ヒユーズ形成領域の絶縁層３上部に設け
られた冗長回路用ヒユーズであり、冗長回路の使用また
は不使用を制御するためのものである。これは、前記導
電プレート４と同様に、製造プロセスにおける第１層目
の導電層によって形成されたものであり、多結晶シリコ
ン層５Ａと。 その上部に被着させたモリブデンシリサイド層５Ｂとに
よって構成されている。この冗長回路用ヒーーズ５は、
例えば、その切断部における配線幅Ｗを１〔μｍ〕程度
で形成し、所定の電圧によって切断し得るように、その
抵抗値が２０〜３０〔Ω／口〕程度になるように設定す
る。モリブデンシリサイド／１９５Ｂは、そのダレイン
サイズが１０００［Ａ］ 程度以下と微小であり、切断
部における配線幅を１〔μｍ〕程度で形成しても、配線
延在方向を横切る結晶粒界が存在しない。また、多結晶
シリコン層４Ａは、モリブデンシリサイド層４Ｂに含有
される不要な不純物によって、メモリセルの容量素子に
おける情報となる電荷蓄積量に変動を生じないようにす
るためのものである。前記不純物の含有量が改善されれ
ば、多結晶シリコン層４Ａ、５Ａを設けなくてもよい。 また、モリブデンシリサイド層４Ｂ、５Ｂの他に、チタ
ンシリサイド（ＴｌＳｉ、 ）、タンタルシリサイド（
Ｔａｘｉ、）。 タングステンシリサイド（ＷＳｉ、）等の高融点金属と
シリコンとの化合物であるシリサイド層を用いてもよい
。 ６は導電プレート４または冗長回路用ヒユーズ５を覆う
ように設けられた絶縁層であり、主として、後述するワ
ード線と電気的に分離するためのものである。これは１
例えば、ＣＶＤ技術による酸化シリコン層またはフォス
フオシリケードガラス（ＰＳＧ）層を用い、その膜厚を
２５００−Ｌ３５００〔λ〕 程度にすればよい。 ７はメモリセルのスイ・ソチング素子を構成する絶縁ゲ
ート型電界効果トランジスタ（以下、ＭＩＳＦＥＴとい
う）形成領域の半導体基板ｌ主面上部に設けられた絶縁
層であり、主として、ＭＩＳＦＥＴのゲート絶縁層を構
成するためのものである。これは１例えば、熱酸化技術
による酸化シリコン層を用い、その膜厚を３００〜ｓｏ
ｏ［Ａｌ程度にすればよい。 ８は絶縁層７上部に設けられたゲート電極であり、ＭＩ
ＳＦＥＴを構成するためのものである。 ９は所定方向のゲート電極８と電気的に接続し絶縁層６
上部を延在して設ゆられたワード線（ＷＬ）であり、Ｍ
ＩＳＦＥＴの’ＯＮ”、’ＯＦＦ”動作を制御するため
のものである。このゲート電極８およびワード線（ＷＬ
）９は、製造プロセスにおける第２層目の導電層によっ
て形成されたものであり、第１層目の導電層と略同様に
、例えば、その膜厚が２０００〜３０００［λ〕程度の
ＣＶＤ技術による多結晶シリコン層８Ａ、９Ａと、その
上部に被着させた、例えば、その膜厚が２０００〜３０
００〔λ〕 程度のスハ、・夕波術によるモリブデンシ
リサイド層８Ｂ、９Ｂとによって構成すればよい。 モリブデンシリサイド層８Ｂ、９Ｂは、その抵抗値をシ
リコンの含有量によって５〔シロ〕程度に設定し、特に
ワード線（ＷＬ）９の低抵抗化を図るためのものである
。多結晶シリコン層８Ａは、モリブデンシリサイド層８
Ｂに含有される不要な不なるＭＩＳＦＥＴのしきい値電
圧（Ｖｔｈ）の変動を防止するためのものである。ヒユ
ーズ５はゲート電極８（ワード線９）と同一工程で形成
してもよい。この場合、導電プレート４は多結晶シリコ
ン層一層のみで形成すればよい。なお、ＤＲＡＭの周辺
回路を構成するＭＩＳＦＥＴのゲート電極は、第２層目
の導電層によって形成されるようになっている。 １ｏはＭＩＳＦＥＴ形成領域におけるゲート電極両側部
の半導体基板１主面部に設けられたｎ＋型の半導体領域
であり、ソース領域またはドレイン領域として使用され
るもので、ＭＩＳＦＥＴを構成するためのものである。 これは１例えば、イオン注入技術によっ℃形成すればよ
い。メモリセルのスイ〜チング素子となるＭＩＳＦＥＴ
は、主として、ゲート電極８．絶縁層７．一対の半導体
領域ｌＯおよび半導体基板ｌによって構成びれる。 １１はＭ Ｉ Ｓ ＦＥＴ等の半導体素子なＮ５ように
設けられた絶縁層であり、後述するその上部のれは、例
えば、ＣＶＤ技術によるフォスフオシリケードガラス層
を用い、その膜厚を０．８〜１．０〔μｍ〕程度にすれ
ばよい。１２Ａは所定の半導体領域ｌＯ上部の絶縁層７
，１１を選択的に除去して設げられた接続孔、１２Ｂ、
１２Ｃは冗長回路用ヒューズ５０所定上部の絶縁層６，
１１を除去して投げられた接続孔であり、後述する導電
層と電気的に接続するためのものである。 １３は一端部が接続孔１２Ａを介して半導体領域１０と
電気的に接続され他端部が絶縁層１１上部を延在するよ
うに設げられたビルト線（ＥＬ）であり、ＤＲＡＭの情
報を伝達するためのものである。１４Ａ、１４Ｂは一端
部が接続孔１２Ｂ。 １２Ｃを介して冗長回路用ヒユーズ５と電気的に接続さ
れ他端部が絶縁層１１部を延在し、どちらか一方が冗長
回路に接続された配線である。ビット線（ＢＬ）１３及
び配線１４Ａ、１４ＢｒＩｉ、製造プロセスにおける第
３層目の導電層によって形成されたものであり１例えば
、その膜厚が０．８〜１．０〔μｍ〕程度のスバヴタ蒸
着技術によるアルミニウム層を用いればよい。１５はビ
ット線（ＢＬ）１３、配線１４Ａ、１４Ｂを覆うようＫ
して設げられた保護層であり、ＤＲＡＭ外部からの不要
な不純物の進入を防止し、その電気的特性の劣化を防止
するためのものである。１６は冗長回路用ヒユーズ５の
切断部上部の絶縁層６，１１および保護層１５を選択的
に除去して設けられた開口部であり、その切断によって
生じる不要なガスを外部に放出するためのものである。 〔効 果〕 以上説明したように１本願で開示した新規な技術手段に
よれば、以下忙述べる効果を得ることができる。 旧 冗長回路用ヒーーズ等のヒーーズを有する半導体集
積回路装置において、前記ヒユーズの少なくとも切断部
にそのダレインサイズの微細なシリサイド層を用いるこ
とによって、切断部における配線延在方向を横切る結晶
粗晶の存在をなくすことができるので、ヒユーズの初期
断線を防止することができる。 （２）前記（１」によって、ヒユーズの初期断線を防止
することができるので、半導体集積回路装置の電気的信
頼性を向上し、その歩留りを向上することができる。 （３） 冗長回路用ヒユーズ等のヒユーズを有するＤＲ
ＡＭにおいて、前記ヒユーズをＤＲＡＭのメモリセルな
構成する導電プレートと同一製造工程によって形成すこ
とによって、前記（υ、（２）の他に製造プロセスの増
加をすることがなく、高集積化に対処できる。 以上、本発明者によってなされた発明を実施例にもとす
き具体的に説明したが１本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において、
種々変更可能であることは勿論である。 例えば、前記実施例は、ｌ）ＲＡＭの冗長回路用ヒユー
ズについて説明したが、その他の冗長回路用ヒユーズ、
または、プログラム型す−ドオンリイメモリを備えた半
導体集積回路装置の情報書き込み用ヒーーズに適用して
もよい。
第１図向および第１図１ＡＪは、本発明の一実施例を説
明するための図であり、第１図１ＡＪは、ＤＲＡＭ外部
）メモリセルを示す要部平面図、第１図向は、ＤＲＡＭ
Ｋ設げられた冗長回路用ヒユーズの要部平面図、 第１図１ＡＪは、第１９囚のＩＩＡ−■Ａ切断線におけ
る断面図、 第２図のＪは、第１図βノの［Ｂ−■Ｂ 切断線におけ
る断面図である。 図中、■・・半導体基板、２・・フィールド絶縁層、３
．６，７．１１・・・絶縁層、４・・・導電プレート。 ４Ａ、５Ａ、８Ａ、９Ａ・・・多結晶シリコン層、４Ｂ
。 ５Ｂ、８Ｂ、９Ｂ−゛モリブデンシリサイド層、５・・
・冗長回路用ヒユーズ、８・・・ゲート電極、９・・ワ
ード線（ＷＬ）、１０・・・半導体領域、１２Ａ乃至１
２Ｃ・・・接続孔、１３・・・ビ、）＃（ＢＬ）、１４
Ａ。
明するための図であり、第１図１ＡＪは、ＤＲＡＭ外部
）メモリセルを示す要部平面図、第１図向は、ＤＲＡＭ
Ｋ設げられた冗長回路用ヒユーズの要部平面図、 第１図１ＡＪは、第１９囚のＩＩＡ−■Ａ切断線におけ
る断面図、 第２図のＪは、第１図βノの［Ｂ−■Ｂ 切断線におけ
る断面図である。 図中、■・・半導体基板、２・・フィールド絶縁層、３
．６，７．１１・・・絶縁層、４・・・導電プレート。 ４Ａ、５Ａ、８Ａ、９Ａ・・・多結晶シリコン層、４Ｂ
。 ５Ｂ、８Ｂ、９Ｂ−゛モリブデンシリサイド層、５・・
・冗長回路用ヒユーズ、８・・・ゲート電極、９・・ワ
ード線（ＷＬ）、１０・・・半導体領域、１２Ａ乃至１
２Ｃ・・・接続孔、１３・・・ビ、）＃（ＢＬ）、１４
Ａ。
Claims (1)
- 【特許請求の範囲】 １６ ヒユーズを有する半導体集積回路装置であって、
前記ヒユーズの少なくとも切断部を、グレインサイズの
微細な導電性材料によって構成してなることを特徴とす
る半導体集積回路装置。 ２、 ヒユーズを有するＤＲＡＭを備えた半導体集積回
路装置であって、前記ヒユーズの少なくとも切断部を、
前記ＤＲＡＭのメモリセルな構成する４亀プレートと同
−導電性材料であるグレインサイズの微細な導電性材料
によって構成してなることを特徴とする半導体集積回路
装置。 ８、前記導電性材料は、モリブデンシリサイド。 タングステンシリサイド等のシリサイドであることを特
徴とする特許請求の範囲囃ヰ項中寸存第２項記載の半導
体集積回路装置。 ４、前記導電性材料は、そのグレインサイズが回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049037A JPS60194540A (ja) | 1984-03-16 | 1984-03-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049037A JPS60194540A (ja) | 1984-03-16 | 1984-03-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60194540A true JPS60194540A (ja) | 1985-10-03 |
Family
ID=12819883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59049037A Pending JPS60194540A (ja) | 1984-03-16 | 1984-03-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60194540A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161641A (ja) * | 1986-12-25 | 1988-07-05 | Nec Corp | 半導体記憶装置 |
| US6667537B1 (en) * | 1997-10-27 | 2003-12-23 | Seiko Epson Corporation | Semiconductor devices including resistance elements and fuse elements |
| US6696733B2 (en) | 1997-10-27 | 2004-02-24 | Seiko Epson Corporation | Semiconductor devices including electrode structure |
-
1984
- 1984-03-16 JP JP59049037A patent/JPS60194540A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161641A (ja) * | 1986-12-25 | 1988-07-05 | Nec Corp | 半導体記憶装置 |
| US6667537B1 (en) * | 1997-10-27 | 2003-12-23 | Seiko Epson Corporation | Semiconductor devices including resistance elements and fuse elements |
| US6696733B2 (en) | 1997-10-27 | 2004-02-24 | Seiko Epson Corporation | Semiconductor devices including electrode structure |
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