KR0167665B1 - 반도체 소자 제조시 불순물 침투 방지층 형성방법 - Google Patents
반도체 소자 제조시 불순물 침투 방지층 형성방법 Download PDFInfo
- Publication number
- KR0167665B1 KR0167665B1 KR1019950046086A KR19950046086A KR0167665B1 KR 0167665 B1 KR0167665 B1 KR 0167665B1 KR 1019950046086 A KR1019950046086 A KR 1019950046086A KR 19950046086 A KR19950046086 A KR 19950046086A KR 0167665 B1 KR0167665 B1 KR 0167665B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- forming
- rich oxide
- silicon rich
- oxide layer
- Prior art date
Links
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
반도체 소자 제조시 불순물 침투 방지층 형성방법에 있어서, 소정 패턴이 형성된 반도체 기판의 전체구조 상에 실리콘 리치 산화층을 형성하는 단계; 및 상기 실리콘 리치 산화층(8) 상에 수분 침투 방지층(9)을 형성하는 단계를 포함하는 것을 특징으로 하며, 실리콘 리치 산화층의 수소화 처리로 하부층, 특히 박막트렌지스터의 스트레스 테스트 전의 특성을 향상시킬 수 있으며, 또한 하부층으로부터 수분 침투를 억제함으로서 소자 전체의 전기적 특성 및 안정성을 향상시킬 수 있는 불순물 침투 방지층 형성방법에 관한 것이다.
Description
제1a도 내지 1e도는 본 발명의 일실시예에 따른 불순물 침투 방지층의 형성 과정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 절연층
5 : 폴리실리콘층 8 : 실리콘 리치(Rich) 산화층
9 : 질화층
본 발명은 반도체 소자 제조시 불순물 침투 방지층 형성방법에 관한 것이다.
반도체 소자 제조시 평탄화층을 형성한 후, 평탄화층에 포함된 불순물이 하부층으로 침투하여 소자의 전기적 특성을 저하시킬 수 있으며, 이를 방지하기 위하여 일반적으로 평탄화층을 형성하기 전에 로드(Load) 산화층을 형성하여 왔다. 특히, 고집적 SRAM(Static Random Access Memory)제조시 셀 안정성(Cell stability) 문제로 하이 로드 레지스터(Hight load register)를 대신해서 주로 사용되는 박막트렌지스터가 하부 층에 형성되어 있는 경우 로드 산화층과 같은 불순물 침투 방지층을 반드시 필요로 한다.
이러한 로드 산화층으로 종래에는 TEOS(TetraEthylOrthoSilicate)층을 주로 사용하여 왔으며, 이러한 TEOS층은 Si(OC2H5)4를 소스로 해서 710℃, 저기압 화학기상증착법(LPCVD; Low Pressure Chemical Vapor Deposition)으로 하는 것이 통례이다.
그러나, 상기와 같은 TEOS층은 평탄화층의 불순물의 침투를 효과적으로 억제할 수 있으나 수분의 침투를 억제할 수가 없는 문제점을 내포하고 있다.
이러한 문제점을 하부층에 특히 박막트렌지스터가 형성되어 있는 경우, 박막트렌지스터의 수분침투(이러한 수분 침투는 박막트렌지스터의 형성 공정 직후와 공정 완료후 스트레스 테스트시에 주로 발생한다)로 온(ON) 전류가 저하되고, 결국, 이러한 열화현상은 셀의 특성을 악화시키는 문제점을 초래하게 된다.
실제, 스테-바이(Stand-by) 상태에서 하이(High; 주로 5V)를 유지해야 하는 부분에서 하이 로드레지스터를 대신해서 사용된 박막트렌지스터의 온 전류가 감소하게 되면, 공급전류가 줄어드는 반면, 누설전류가 그대로 유지되기 때문에 하이 데이터를 잃어버릴 수 있게 된다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 하부층으로의 수분 침투를 방지하여 전체소자의 전기적 특성을 향상시키는 불순물 침투 방지층 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 소자 제조시 불순물 침투 방지층 형성방법에 있어서, 소정 패턴이 형성되 반도체 기판의 전체구조 상에 실리콘 리치 산화층을 형성하는 단계; 및 상기 실리콘 리치 산화층 상에 수분 침투 방지층을 형성하는 단계를 포함하는 것을 특징으로 한다.
아하, 첨부된 도면 제1a도 내지 제1e도를 참조하여 본 발명의 일실시예를 상세히 설명하면 다음과 같다.
제1a도 내지 제1e도는 본 발명의 일시실시예에 따라 박막트렌지스터 및 불순물 침투 방지층의 형성과정도로서, 본 발명은 하부층으로 박막트렌지스터가 형성되는 것을 그 일예로 설명하기로 한다.
먼저, 제1a도 내지 제1c도는 통상의 방법대로 박막트렌지스터를 형성하는 과정을 나타낸 도면으로, 그 상세한 공정은 다음과 같다.
박막트렌지스터는 먼저 1a도에 도시된 바와 같이 예정된 활성영역(셀)이 형성된 실리콘기판(1) 상에 하부층과의 절연을 위한 절연층(2)을 형성한 후, 절연층(2) 상에 게이트 전극(3)(주로 폴리실리콘층으로 형성)을 형성한다. 이어, 전체구조 표면에 게이트 절연층(4)을 형성한 후, 그 상부에 채널이 유기될 폴리실리콘층(5)을 형성한다.
이어서, 제1b도에 도시된 바와 같이 소스/드레인 형성을 위한 감광층(6) 패턴을 이용하여 폴리실리콘층(5)에 불순물을 주입함으로써 소스/드레인 영역을 형성한다.
계속해서, 제1c도에 도시된 바와 같이 셀을 구분하기 위한 감광층(7) 패턴을 이용하여 채널이 유기될 영역과 소스/드레인 영역을 제외한 부위의 폴리실리콘층(5)을 제거한다.
제1d도 및 제1e도는 전술한 바와 같이 형성되는 박막트렌지스터의 특성을 향상시키기 위한 공정을 나타낸 것으로, 먼저, 제1d도에 도시된 바와 같이 본 발명은, 전체구조 상에 실리콘 리치(Rich) 산화층(8)을 500 내지 2000Å의 두께로 형상한다. 실리톤 리치 산화층(8)형성시 수소가 폴리실리콘층(5) 내로 공급되어 폴리실리콘층(5)(특히, 채널이 형성될 영역) 내에 존재하는 트랩(Trap)을 채우게 되며, 따라서 박막트렌지스터의 전기적 특성이 향상된다.
계속해서, 제1e도에 도시된 바와 같이 전체구조 상에 수분의 침투를 억제하게 될 질화층(9)을 50 내지 200Å의 도께로 형성한다. 질화층(9)은 구조가 치밀해 수분이 통과하기 어려우며, 층이 두꺼울 경우 후속 공정(금속 콘택공정과 같은)에서 문제를 야기할 수 있다. 참고적으로, 수분의 침투를 억제하는 질화층은 일예이며, 이를 대신해서 질소를 함유하는 구조가 치밀한 어떠한 층, 예를 들어 옥시나이트라이드(Oxynitride)층이나 Si3N4층을 사용해도 무방하다.
끝으로 전체구조 상에 평탄화층인 BPSG(BoroPhosphoSilicateGlass)층을 형성한다.
일예로 실리콘 리치 산화층(8)은 SiH4+ N2O + N2를 소스개스로, 300 내지 500℃의 온도 하에서 PECVD(Plasma Enhanced Chemical Vapor Deposition)로 형성하였으며, 이에 따라 제조되는 최종 박막트렌지스터스의 전기적 특성을 측정한 결과를 다음 표 1(스트레스 테스트 전의 초기특성) 및 표 2(스트레스 테스트 후의 특성)에 나타낸다.
단 표에서 Vg는 게이트 전압, Vd는 드레인 전압, Vs는 소스 전압을 각각 나타낸다.
여기서, 스트레스 테스트는 Vg = -8V, Vd=Vs=0V, 125℃의 온도하에서 25000sec 동안 수행하였으며, 표 1 및 표 2를 보면 종래 TEOS층에 비해 본 불순물 침투방지층(실리콘 리치 산화층+절화층)이 온전류의 감소를 줄일 수 있음을 쉽게 알 수 있다.
상기와 같이 이루어지는 본 발명은 다음과 같은 효과가 있다.
첫째, 본 발명은 실리콘 리치 산화층의 수소화 처리로 하부층, 특히 박막트렌지스터의 스트레스 테스트 전의 특성을 향상시킬 수 있다.
들째, 본 발명은 하부층으로의 수분 침투를 억제함으로서 소자 전체의 전기적 특성 및 안전성을 향상시킬 수 있다.
Claims (6)
- 반도체 소자 제조시 불순물 침투 방지층 형성방법에 있어서, 소정 패턴이 형성된 반도체 기판의 전체구조 상에 실리콘 리치 산화층을 형성하는 단계; 및 상기 실리콘 리치 산화층 상에 수분 방지층을 형성하는 단계를 포함하는 것을 특징으로 하는 불순물 침투 방지층 형성방법.
- 제1항에 있어서, 상기 수분 침투 방지층은 질화층, 옥시나이트라이드층, Si3N4층 중 어느 하나인 것을 특징으로 하는 특징으로 하는 불순물 침투 방지층 형성방법.
- 제2항에 있어서, 상기 수분 침투 방지층은 50 내지 200Å의 두께로 형성되는 것을 특징으로 하는 불순물 침투 방지층 형성방법.
- 제1항에 있어서, 상기 실리콘 리치 산화층은 50 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 불순물 침투 방지층 형성방법.
- 제4항에 있어서, 상기 실리콘 리치 산화층은 SiH4+ N2O + N2를 소스개스로 하여 형성되는 것을 특징으로 하는 불순물 침투 방지층 형성방법.
- 제5항에 있어서, 상기 실리콘 리치 산화층은 300 내지 500℃의 온도 하에서 PECVD(Plasma Enhanced Chemical Vapor Deposition)로 형성되는 것을 특징으로 하는 불순물 침투 방지층 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950046086A KR0167665B1 (ko) | 1995-12-01 | 1995-12-01 | 반도체 소자 제조시 불순물 침투 방지층 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950046086A KR0167665B1 (ko) | 1995-12-01 | 1995-12-01 | 반도체 소자 제조시 불순물 침투 방지층 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0167665B1 true KR0167665B1 (ko) | 1999-02-01 |
Family
ID=19437388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950046086A KR0167665B1 (ko) | 1995-12-01 | 1995-12-01 | 반도체 소자 제조시 불순물 침투 방지층 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0167665B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100668970B1 (ko) * | 2003-11-05 | 2007-01-12 | 동부일렉트로닉스 주식회사 | 플라즈마 처리장치 및 이를 사용한 질화막 형성 방법 |
-
1995
- 1995-12-01 KR KR1019950046086A patent/KR0167665B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100668970B1 (ko) * | 2003-11-05 | 2007-01-12 | 동부일렉트로닉스 주식회사 | 플라즈마 처리장치 및 이를 사용한 질화막 형성 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5726087A (en) | Method of formation of semiconductor gate dielectric | |
| US6091121A (en) | Semiconductor device and method for manufacturing the same | |
| US5555520A (en) | Trench capacitor cells for a dram having single monocrystalline capacitor electrode | |
| US6410938B1 (en) | Semiconductor-on-insulator device with nitrided buried oxide and method of fabricating | |
| US6114734A (en) | Transistor structure incorporating a solid deuterium source for gate interface passivation | |
| US20040033678A1 (en) | Method and apparatus to prevent lateral oxidation in a transistor utilizing an ultra thin oxygen-diffusion barrier | |
| US6853030B2 (en) | Semiconductor device including multiple field effect transistors, with first FETs having oxide spacers and the second FETs having oxide nitride oxidation protection | |
| US20090042347A1 (en) | Method for manufacturing vertical mos transistor | |
| US5716891A (en) | Fabrication process of semiconductor device | |
| US6908868B2 (en) | Gas passivation on nitride encapsulated devices | |
| US6524938B1 (en) | Method for gate formation with improved spacer profile control | |
| KR0167665B1 (ko) | 반도체 소자 제조시 불순물 침투 방지층 형성방법 | |
| US6528413B2 (en) | Semiconductor device and method of manufacturing the same | |
| JPH1197686A (ja) | 半導体装置の製造方法 | |
| JPH06232402A (ja) | 薄膜半導体装置の製造方法 | |
| KR100277564B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US7033932B2 (en) | Method for fabricating a semiconductor device having salicide | |
| KR20080059766A (ko) | 반도체 소자의 게이트 절연막 및 그 형성방법 | |
| KR100271801B1 (ko) | 반도체장치의 제조방법 | |
| JPH04316370A (ja) | 半導体集積回路装置 | |
| KR100949874B1 (ko) | 반도체소자의 저장전극 형성방법 | |
| KR950000104B1 (ko) | 반도체 소자 격리 방법 및 셀 구조 | |
| KR100256302B1 (ko) | 반도체 기억소자의 제조 방법 | |
| KR100307540B1 (ko) | 반도체소자의 제조방법 | |
| KR20050011218A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090828 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |