KR950000104B1 - 반도체 소자 격리 방법 및 셀 구조 - Google Patents

Abstract

내용 없음.

Description

반도체 소자 격리 방법 및 셀 구조

제 1 도는 종래의 반도체 소자의 구성도.

제 2 도는 본 발명의 반도체 소자 격리 공정도 및 셀 구조도.

* 도면의 주요부분에 대한 부호의 설명

21 : 실리콘 기판 22, 22' : 채널 스톱 이온

23 : 필드 산화막 24 : 게이트

25 : 사이드 월 26, 29 : 불순물이 첨가된 폴리실리콘

27 : 질화막 28 : 열 산화막

30 : 리프렉토리 금속

본 발명은 정션 산화막을 이용한 반도체 소자 격리 방법 및 그 구조에 관한 것으로서, 특히 정션 하부에 산화막을 형성하여 정션 누설 전류를 줄이고 정션 산화막의 두께를 크게하여 소자 격리에 적당하도록 한 반도체 소자 격리 방법 및 그 구조에 관한 것이다.

종래의 반도체 소자 격리를 위한 방법이 제 1 도에 도시되어 있는데, 그 제조 방법을 보면 다음과 같다.

먼저 실리콘 기판(1)에 필드 산화막(2), 버퍼 산화막(3) 및 게이트(4)를 형성하고 LDD(5)(lightly doped drain)이온을 주입한다. 계속해서 게이트 사이드 월(6)을 형성하고, n⁺이온 주입을 실시하여 소스 및 드레인을 형성한다.

그 후 게이트에 CVD산화막(7)을 입힌 후 식각하여 비트라인 도선 및 캐패시터를 형성하는 등의 공정이 수행된다.

이와 같이 제조되는 종래 기술의 소자 구조에서는 정션 누설 전류가 커지며, 소자간의 격리 구조에서는 정션 누설 전류가 커지며, 소자간의 격리 면적이 커진다. 또한 정션에 형성되는 공핍층에 의해 캐패시턴스가 커지며, 필드 누설전류가 커지게 되는 문제점이 발생한다.

본 발명은 이러한 문제점을 시정하고자 안출된 것으로서, 정션 아래에 산화막을 형성해서 정션 누설 전류를 줄이도록 하였고, 정션 산화막의 두께를 크게하여 소자 격리를 확고하게 하였다.

이하 첨부된 도면 제 2 도를 참조하여 본 발명의 공정 및 구조를 상술하면 다음과 같다.

먼저 제 2 도의 (a)와 같이, 실리콘 기판(21)에 1차 채널 스톱 이온(22)을 주입한 후 필드 산화막(23)을 형성하고, 게이트(24) 및 게이트 사이드 월(25)을 차례로 형성한다.

이어서 사이드 월(25)과 필드 산화막(23) 사이의 실리콘 기판을 등방성 방식으로 식각하여 사이드 월 하부까지 기판을 파들어 가도록 한다.

이어서 제 2 도의 (b)와 같이, LDD구조를 만들기 위해 불순물이 첨가된 폴리실리콘(26)을 얇게 증착하고 후에 산화막을 형성할 때 채널쪽에 산화되는 것을 방지하기 위해 얇은 질화막(27)을 증착한다.

계속해서 제 2 도의 (c)와 같이 RIE(Reactive Ion Etch)법으로 이미 형성된 질화막(27) 및 폴리실리콘(26)을 에치하여 사이드 월(25) 하부에 형성된 질화막과 폴리실리콘막만 남기고 나머지는 제거한다. 그리고 BF₂로 2차 패널 스톱 이온(22') 주입을 실시한다.

이어서 제 2 도의 (d)와 같이 이온이 주입된 기판을 열산화하여 열 산화막(28)을 2000Å정도 두께로 두껍게 형성하고, 습식식각으로 사이드 월(35) 하부에 남은 질화막(27)을 제거한다.

이때 열산화막 형성공정을 진행하는 중에 불순물이 첨가된 폴리실리콘(26)으로부터 불순물이 인접한 영역의 기판으로 확산하여 저농도영역(LDD)을 형성한다.

그리고 폴리 전극 및 배선으로 이용하기 위해 불순물이 다량 함유된 폴리실리콘(29)을 도포하고, 폴리 전극 및 배선으로 사용할 부분을 제외한 부분을 식각해 낸다.

이 폴리실리콘(29)은 이미 형성된 폴리실리콘(26)과 연결된 구조로 형성되며, 트랜지스터의 고농도영역을 형성함으로서 앞에서 형성한 저농도영역(LDD)과 함께 트랜지스터의 소오스 및 드레인영역으로 사용된다.

그 후 리프렉토리 금속(30) 공정 등 후속 공정을 수행한다.

이와 같은 공정으로 제조된 소자의 구조는 제 2 도의 (d)에 도시된 바와 같다.

모스 트랜지스터의 구조에 있어서, 하부에 1차 채널스톱이온(22)을 주입한 필드 산화막(23)으로 기판(21)의 일부영역에 정의한 소자영역 상에 게이트산화막과 폴리실리콘 그리고 산화막 사이드 월(25)로 구성한 게이트(24)와, 산화막 사이드월 아래의 기판에 기판과 반대형의 이온이 저농도로 도핑된 저농도(LDD)영역과, 상기 저농도영역(LDD)과 필드 산화막(23) 사이의 영역에 형성한 제 2 채널스톱이온영역(22')과, 상기 2차 채널 스톱 이온 영역 상세 두껍게 형성한 열산화막(28)과, 상기 열산화막 위에 상기 저농도영역과 접하여 사이드 월 하부에 버즈비크 형상을 갖으며 증착형성된 고농도영역(29)과, 상기 고농도영역 위에 형성된 금속배선(30)으로 구성하는 반도체 소자 격리 구조이다.

이와 같이 제조 및 구성된 본 발명을 사용하므로 다음과 같은 효과를 얻을 수 있다.

첫째, 정션 하부에 산화막이 존재하므로 실리콘 벌크와 접촉하는 액티브 면적을 줄이게 되어 정션 누설 전류를 줄일 수 있다.

둘째, 정션 하부에 두꺼운 산화막이 존재하여 필드 산화막과 연결되므로 필드 산화막이 길어지는 효과가 있으며, N⁺(또는 P⁺) 정션과 필드 산화막 가장자리의 직접 접촉이 없으므로 정션 브레이크다운 전압이 증가한다.

셋째, 정션 저항(P_S)이 감소하고 정션을 배선으로 이용할 수가 있다.

Claims (2)

1. 반도체 소자 격리방법에 있어서, 실리콘 기판에 필드산화막, 게이트 및 게이트 사이에는 월을 형성하고, 사이드 월과 필드 산화막 사이의 실리콘 기판을 등방성식각하여 사이드 월 하부까지 파들어가는 단계(a)와, 불순물이 첨가된 폴리실리콘 및 질화막을 각각 얇게 도포하고, RIE법으로 상기 질화막 및 폴리실리콘을 에치하여 사이드 월 하부에 형성된 폴리실리콘 및 질화막만이 남도록 제거하여 기판을 노출하는 단계(b)와, 상기 노출된 기판에 채널 스톱 이온을 주입하고, 절연막을 소정의 두께로 형성한 후 사이드 월 하부에 남은 질화막을 습식식각으로 제거하는 단계(c)와, 소오스 및 드레인을 형성하기 위하여 불순물이 도핑된 폴리실리콘을 증착하고 식각하여 전극 및 배선을 형성하는 단계(d)를 포함하는 것을 특징으로 하는 반도체 소자 격리 방법.
2. 모드 트랜지스터의 구조에 있어서, 하부에 1차 채널스톱이온(22)을 주입한 필드산화막(23)으로 기판(21)의 일부영역에 구분된 소자영역 상에 게이트 산화막과 폴리실리콘 그리고 산화막 사이드월(25)로 구성한 게이트(24)와, 산화막 사이드 월 아래의 기판에 기판과 반대형의 이온이 저농도로 도핑된 저농도(LDD)영역과, 상기 저농도영역(LDD)과 필드 산화막(23) 사이의 영역에 형성한 제 2 채널 스톱 이온 영역(22')과, 상기 2차 채널 스톱 이온 영역 상에 두껍게 형성한 열산화막(28)과, 상기 열산화막 위에 상기 저농도영역과 접하여 사이드 월 하부에 버즈비크이 형상을 갖으며 증착형성된 고농도영역(29)과, 상기 고농도영역 위에 형성된 금속배선(30)으로 구성하는 것이 특징인 반도체 소자 격리 구조.