JPH06232402A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
- Publication number
- JPH06232402A JPH06232402A JP3393093A JP3393093A JPH06232402A JP H06232402 A JPH06232402 A JP H06232402A JP 3393093 A JP3393093 A JP 3393093A JP 3393093 A JP3393093 A JP 3393093A JP H06232402 A JPH06232402 A JP H06232402A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- insulating film
- thin film
- film
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 優れた界面特性を有するゲ−ト絶縁膜を形成
することのできる薄膜半導体装置の製造方法を提供す
る。 【構成】 ゲ−ト絶縁膜４は、ガラス基板１の温度を２
３℃としてＥＣＲプラズマＣＶＤ法を用いてシリコン酸
化膜を堆積させ、その後、５００℃の窒素雰囲気中で１
時間の熱処理を施すことによって形成され、その結果、
ゲ−ト絶縁膜４の界面準位は１×１０11ｃｍ-2ｅｖ-1以
下となる。
することのできる薄膜半導体装置の製造方法を提供す
る。 【構成】 ゲ−ト絶縁膜４は、ガラス基板１の温度を２
３℃としてＥＣＲプラズマＣＶＤ法を用いてシリコン酸
化膜を堆積させ、その後、５００℃の窒素雰囲気中で１
時間の熱処理を施すことによって形成され、その結果、
ゲ−ト絶縁膜４の界面準位は１×１０11ｃｍ-2ｅｖ-1以
下となる。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜半導体装置の製造
方法に係り、特に、薄膜半導体装置におけるゲ−ト絶縁
膜の界面特性の改良を図った薄膜半導体装置の製造方法
に関する。
方法に係り、特に、薄膜半導体装置におけるゲ−ト絶縁
膜の界面特性の改良を図った薄膜半導体装置の製造方法
に関する。
【０００２】
【従来の技術】従来、この種の薄膜半導体装置として
は、例えば薄膜トラジスタと称されるものがある。図６
にはかかる薄膜トランジスタの一例が示されおり、以
下、同図を参照しつつこの薄膜トランジスタの製造プロ
セスについて概略的に説明する。この薄膜トランジスタ
は、ガラス基板２０上にｐｏｌｙ−Ｓｉからなる半導体
活性層２１を形成し、その後、ゲ−ト絶縁膜２２を堆積
し、さらにｐｏｌｙ−Ｓｉからなるゲ−ト電極２３を形
成する。そして、ゲ−ト電極２３形成後、イオン注入に
より、リン又はボロンをゲ−ト電極２３に注入すると共
に、半導体活性層２１のチャンネル方向（図６において
紙面左右方向）の両側にイオン注入することによりソ−
ス領域２４ａとドレイン領域２４ｂとを形成する。この
後、アニ−ル処理によりド−パントの活性化を行う。そ
して、層間絶縁膜２５を堆積後、コンタクト孔２６ａ，
２６ｂを層間絶縁膜２５及びゲ−ト絶縁膜２２に穿設し
て電極２７ａ，２７ｂを設けることによって薄膜トラン
ジスタが完成される。
は、例えば薄膜トラジスタと称されるものがある。図６
にはかかる薄膜トランジスタの一例が示されおり、以
下、同図を参照しつつこの薄膜トランジスタの製造プロ
セスについて概略的に説明する。この薄膜トランジスタ
は、ガラス基板２０上にｐｏｌｙ−Ｓｉからなる半導体
活性層２１を形成し、その後、ゲ−ト絶縁膜２２を堆積
し、さらにｐｏｌｙ−Ｓｉからなるゲ−ト電極２３を形
成する。そして、ゲ−ト電極２３形成後、イオン注入に
より、リン又はボロンをゲ−ト電極２３に注入すると共
に、半導体活性層２１のチャンネル方向（図６において
紙面左右方向）の両側にイオン注入することによりソ−
ス領域２４ａとドレイン領域２４ｂとを形成する。この
後、アニ−ル処理によりド−パントの活性化を行う。そ
して、層間絶縁膜２５を堆積後、コンタクト孔２６ａ，
２６ｂを層間絶縁膜２５及びゲ−ト絶縁膜２２に穿設し
て電極２７ａ，２７ｂを設けることによって薄膜トラン
ジスタが完成される。
【０００３】ところで、いわゆるＬＳＩの製造技術にお
いて、Ｓｉを約１０００℃前後の酸素雰囲気中で酸化さ
せることにより、良好な界面特性を有するシリコン酸化
膜を形成できることは、公知、周知のことである。一
方、上述のような薄膜トランジスタは、近年液晶ディス
プレイ装置に用いるられることが多いが、この場合、装
置を安価なものとするために絶縁特性が良好で且つ安価
なガラス基板を用いることが前提となる。ところが、ガ
ラス基板は１０００℃もの高温には耐え得ないことから
上述したようなＬＳＩにおけるゲ−ト絶縁膜の製造方法
を用いることはできない。そのため、これに代わる技術
として例えば、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマ
ＣＶＤ法、スパッタリング法等が提案されているが、こ
れらの方法により得られるゲ−ト絶縁膜は、先の１００
０℃前後の酸素雰囲気中でＳｉを酸化させることにより
得られるゲ−ト絶縁膜に比して、未だ十分満足できるも
のではない。
いて、Ｓｉを約１０００℃前後の酸素雰囲気中で酸化さ
せることにより、良好な界面特性を有するシリコン酸化
膜を形成できることは、公知、周知のことである。一
方、上述のような薄膜トランジスタは、近年液晶ディス
プレイ装置に用いるられることが多いが、この場合、装
置を安価なものとするために絶縁特性が良好で且つ安価
なガラス基板を用いることが前提となる。ところが、ガ
ラス基板は１０００℃もの高温には耐え得ないことから
上述したようなＬＳＩにおけるゲ−ト絶縁膜の製造方法
を用いることはできない。そのため、これに代わる技術
として例えば、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマ
ＣＶＤ法、スパッタリング法等が提案されているが、こ
れらの方法により得られるゲ−ト絶縁膜は、先の１００
０℃前後の酸素雰囲気中でＳｉを酸化させることにより
得られるゲ−ト絶縁膜に比して、未だ十分満足できるも
のではない。
【０００４】そこで、これら常圧ＣＶＤ法等により形成
されるゲ−ト絶縁膜に比してさらに良好な界面特性のゲ
−ト絶縁膜を得る技術として、ＥＣＲ（Electron Cyclo
tronResonance) プラズマＣＶＤ装置を用いてゲ−ト絶
縁膜を堆積させる方法が提案されている（例えば、T.W.
Little et al., Extended Abstracts of the 23rd and
Materials, 1991,pp.644〜646 参照）。
されるゲ−ト絶縁膜に比してさらに良好な界面特性のゲ
−ト絶縁膜を得る技術として、ＥＣＲ（Electron Cyclo
tronResonance) プラズマＣＶＤ装置を用いてゲ−ト絶
縁膜を堆積させる方法が提案されている（例えば、T.W.
Little et al., Extended Abstracts of the 23rd and
Materials, 1991,pp.644〜646 参照）。
【０００５】
【発明が解決しようとする課題】しかしながら、このＥ
ＣＲプラズマＣＶＤ装置を用いた技術にしても、先の常
圧ＣＶＤ法等に比して相対的に界面特性が良好なゲ−ト
絶縁膜が得られるというに過ぎず、薄膜半導体装置に求
められる特性を満足するに十分なゲ−ト絶縁膜を得るに
至っていないという問題があった。
ＣＲプラズマＣＶＤ装置を用いた技術にしても、先の常
圧ＣＶＤ法等に比して相対的に界面特性が良好なゲ−ト
絶縁膜が得られるというに過ぎず、薄膜半導体装置に求
められる特性を満足するに十分なゲ−ト絶縁膜を得るに
至っていないという問題があった。
【０００６】本発明は、上記実情に鑑みてなされたもの
で、優れた界面特性を有するゲ−ト絶縁膜を形成するこ
とのできる薄膜半導体装置の製造方法を提供するもので
ある。
で、優れた界面特性を有するゲ−ト絶縁膜を形成するこ
とのできる薄膜半導体装置の製造方法を提供するもので
ある。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、ソ−ス及びドレイン領域が一部に形成さ
れた半導体活性層をガラス基板上に配設し、この半導体
活性層を覆うようにゲ−ト絶縁膜を設け、このゲ−ト絶
縁膜上にゲ−ト電極を設け、さらにこのゲ−ト絶縁膜を
覆う層間絶縁膜を形成してなる薄膜半導体装置の製造方
法において、ゲ−ト絶縁膜の形成工程は、ガラス基板を
１００℃以下に保持しつつ絶縁部材を前記ガラス基板上
に堆積させる第１の工程と、前記堆積された絶縁部材に
対し４００〜６００℃の熱処理を施す第２の工程と、か
らなるものである。特に、第１の工程における絶縁部材
の堆積は、ＥＣＲプラズマＣＶＤ法により行うのが好適
である。また、第２の工程において、熱処理は窒素、酸
素及び水素からなる群から選ばれた気体中で行うのが好
適である。さらに、第２の工程において、熱処理は窒
素、酸素及び水素からなる群から選ばれた２以上の気体
の混合気中で行うようにしても好適である。
の製造方法は、ソ−ス及びドレイン領域が一部に形成さ
れた半導体活性層をガラス基板上に配設し、この半導体
活性層を覆うようにゲ−ト絶縁膜を設け、このゲ−ト絶
縁膜上にゲ−ト電極を設け、さらにこのゲ−ト絶縁膜を
覆う層間絶縁膜を形成してなる薄膜半導体装置の製造方
法において、ゲ−ト絶縁膜の形成工程は、ガラス基板を
１００℃以下に保持しつつ絶縁部材を前記ガラス基板上
に堆積させる第１の工程と、前記堆積された絶縁部材に
対し４００〜６００℃の熱処理を施す第２の工程と、か
らなるものである。特に、第１の工程における絶縁部材
の堆積は、ＥＣＲプラズマＣＶＤ法により行うのが好適
である。また、第２の工程において、熱処理は窒素、酸
素及び水素からなる群から選ばれた気体中で行うのが好
適である。さらに、第２の工程において、熱処理は窒
素、酸素及び水素からなる群から選ばれた２以上の気体
の混合気中で行うようにしても好適である。
【０００８】
【作用】ゲ−ト絶縁膜は、１００℃以下の基板温度の下
でＥＣＲ−ＣＶＤ法により堆積され、その後、４００乃
至６００℃の熱処理を施すことによってゲ−ト絶縁膜の
界面準位が低下し界面特性の向上したものとなる。その
ため、薄膜半導体装置においては、キャリアの移動度、
しきい値の向上に寄与することとなり信頼性の高い薄膜
半導体装置が提供されることとなる。
でＥＣＲ−ＣＶＤ法により堆積され、その後、４００乃
至６００℃の熱処理を施すことによってゲ−ト絶縁膜の
界面準位が低下し界面特性の向上したものとなる。その
ため、薄膜半導体装置においては、キャリアの移動度、
しきい値の向上に寄与することとなり信頼性の高い薄膜
半導体装置が提供されることとなる。
【０００９】
【実施例】以下、図１乃至図４を参照しつつ本発明に係
る薄膜半導体装置の製造方法について説明する。ここ
で、図１は本発明に係る薄膜半導体装置の製造方法によ
り製造された薄膜半導体装置の一例を示す縦断面図、図
２及び図３は本発明に係る薄膜半導体装置の製造方法を
説明するための主要な工程における縦断面図、図４は本
発明に係る薄膜半導体装置の製造方法によって形成され
るゲ−ト絶縁膜の特性を従来との比較において説明する
ための特性線図、図５は本発明に係る薄膜半導体装置に
より形成されるゲ−ト絶縁膜の界面特性を評価するため
の特性評価試験の概略を説明するための試験回路の概略
図である。
る薄膜半導体装置の製造方法について説明する。ここ
で、図１は本発明に係る薄膜半導体装置の製造方法によ
り製造された薄膜半導体装置の一例を示す縦断面図、図
２及び図３は本発明に係る薄膜半導体装置の製造方法を
説明するための主要な工程における縦断面図、図４は本
発明に係る薄膜半導体装置の製造方法によって形成され
るゲ−ト絶縁膜の特性を従来との比較において説明する
ための特性線図、図５は本発明に係る薄膜半導体装置に
より形成されるゲ−ト絶縁膜の界面特性を評価するため
の特性評価試験の概略を説明するための試験回路の概略
図である。
【００１０】先ず、本発明に係る薄膜半導体装置の製造
方法により製造された薄膜半導体装置について図１を参
照しつつ説明すれば、この薄膜半導体装置の基本的な構
成は、この種の従来の薄膜半導体装置と同じである。し
たがって、以下の構造の説明は概略に止めることとす
る。この薄膜半導体装置は、ｐｏｌｙ−Ｓｉからなる半
導体活性層２、ソ−ス領域３ａ及びドレイン領域３ｂが
ガラス基板１上の略同一平内に形成され、これら半導体
活性層２、ソ−ス領域３ａ、ドレイン領域３ｂ及びガラ
ス基板１の一部を覆うようにゲ−ト絶縁膜４が形成され
ている。そして、ゲ−ト絶縁膜４の上にはゲ−ト電極５
が設けられると共に、このゲ−ト電極５及びゲ−ト絶縁
膜４を覆うように層間絶縁膜６が形成されている。さら
に、層間絶縁膜６及びゲ−ト絶縁膜４を貫通するように
電極層７ａ，７ｂが形成されてなるものである。
方法により製造された薄膜半導体装置について図１を参
照しつつ説明すれば、この薄膜半導体装置の基本的な構
成は、この種の従来の薄膜半導体装置と同じである。し
たがって、以下の構造の説明は概略に止めることとす
る。この薄膜半導体装置は、ｐｏｌｙ−Ｓｉからなる半
導体活性層２、ソ−ス領域３ａ及びドレイン領域３ｂが
ガラス基板１上の略同一平内に形成され、これら半導体
活性層２、ソ−ス領域３ａ、ドレイン領域３ｂ及びガラ
ス基板１の一部を覆うようにゲ−ト絶縁膜４が形成され
ている。そして、ゲ−ト絶縁膜４の上にはゲ−ト電極５
が設けられると共に、このゲ−ト電極５及びゲ−ト絶縁
膜４を覆うように層間絶縁膜６が形成されている。さら
に、層間絶縁膜６及びゲ−ト絶縁膜４を貫通するように
電極層７ａ，７ｂが形成されてなるものである。
【００１１】次に、上記構成の薄膜半導体装置の製造プ
ロセスについて図２及び図３を参照しつつ説明する。先
ず、ガラス基板１上にａ−Ｓｉを約１０００オングスト
ロ−ム程度着膜させ、次にエキシマレ−ザを用いたアニ
−ルを行うことにより結晶化を施してｐｏｌｙ−Ｓｉ膜
を得、さらに、このｐｏｌｙ−Ｓｉ膜をフォトリソグラ
フィ法により島状にパタ−ニングすることにより半導体
活性層２を得る（図２（ａ）参照）。尚、このｐｏｌｙ
−Ｓｉ膜のパタ−ニングの際、パタ−ニングの結果得ら
れる半導体活性層２の端部（図２において紙面左右方向
の両端部）の傾斜が３０度以下となるようにする。
ロセスについて図２及び図３を参照しつつ説明する。先
ず、ガラス基板１上にａ−Ｓｉを約１０００オングスト
ロ−ム程度着膜させ、次にエキシマレ−ザを用いたアニ
−ルを行うことにより結晶化を施してｐｏｌｙ−Ｓｉ膜
を得、さらに、このｐｏｌｙ−Ｓｉ膜をフォトリソグラ
フィ法により島状にパタ−ニングすることにより半導体
活性層２を得る（図２（ａ）参照）。尚、このｐｏｌｙ
−Ｓｉ膜のパタ−ニングの際、パタ−ニングの結果得ら
れる半導体活性層２の端部（図２において紙面左右方向
の両端部）の傾斜が３０度以下となるようにする。
【００１２】次に、ＥＣＲプラズマＣＶＤ法を用いてシ
リコン酸化膜を堆積させる。すなわち、基板温度２３
℃、マイクロ波パワ−４００Ｗ、ガス流量ＳｉＨ4 ：Ｏ
2 ＝３：９sccm、ガス圧力１ｍＴorr の諸条件の下でシ
リコン酸化膜を約１０００オングストロ−ム程度堆積す
る。そして、５００℃の窒素雰囲気中で１時間の熱処理
を行う（図２（ｂ）参照）。熱処理完了後、Ｔａ（タン
タル）を約１５００オングストロ−ム程度堆積させ、例
えばフォトリソグラフィ法によりパタ−ニングしてゲ−
ト電極５を形成する（図３（ａ）参照）。続いて、シャ
ワ−ド−プ法により、リンを注入し自己整合的にソ−ス
領域３ａ及びドレイン領域３ｂを形成する。ここで、本
実施例におけるリンの注入条件は、５％ＰＨ3 ／Ｈ2 を
用いて１１０Ｋｅｖ、４×１０15リン原子／ｃｍ2であ
る。
リコン酸化膜を堆積させる。すなわち、基板温度２３
℃、マイクロ波パワ−４００Ｗ、ガス流量ＳｉＨ4 ：Ｏ
2 ＝３：９sccm、ガス圧力１ｍＴorr の諸条件の下でシ
リコン酸化膜を約１０００オングストロ−ム程度堆積す
る。そして、５００℃の窒素雰囲気中で１時間の熱処理
を行う（図２（ｂ）参照）。熱処理完了後、Ｔａ（タン
タル）を約１５００オングストロ−ム程度堆積させ、例
えばフォトリソグラフィ法によりパタ−ニングしてゲ−
ト電極５を形成する（図３（ａ）参照）。続いて、シャ
ワ−ド−プ法により、リンを注入し自己整合的にソ−ス
領域３ａ及びドレイン領域３ｂを形成する。ここで、本
実施例におけるリンの注入条件は、５％ＰＨ3 ／Ｈ2 を
用いて１１０Ｋｅｖ、４×１０15リン原子／ｃｍ2であ
る。
【００１３】さらに、ド−パントの活性化として５００
℃の窒素雰囲気中で２乃至５時間の熱処理を行う。この
後、シリコン酸化膜を約７０００オングストロ−ム程度
堆積して層間絶縁膜６を形成し、コンタクト孔８ａ，８
ｂを層間絶縁膜６及びゲ−ト絶縁膜４に穿設する（図１
参照）。そして、このコンタクト孔８ａ，８ｂにＡｌ−
Ｃｕを堆積させ、パタ−ニングすることにより電極層７
ａ，７ｂを形成し（図１参照）、薄膜半導体装置が完成
する。
℃の窒素雰囲気中で２乃至５時間の熱処理を行う。この
後、シリコン酸化膜を約７０００オングストロ−ム程度
堆積して層間絶縁膜６を形成し、コンタクト孔８ａ，８
ｂを層間絶縁膜６及びゲ−ト絶縁膜４に穿設する（図１
参照）。そして、このコンタクト孔８ａ，８ｂにＡｌ−
Ｃｕを堆積させ、パタ−ニングすることにより電極層７
ａ，７ｂを形成し（図１参照）、薄膜半導体装置が完成
する。
【００１４】次に、本実施例によるゲ−ト絶縁膜４の界
面特性の良否を図４を参照しつつ説明する。先ず、本実
施例の製造プロセスによって形成されたゲ−ト絶縁膜４
の特性を評価する方法としては、この種の特性評価方法
としてよく知られている水銀プロ−ブ法が好適である。
図５には、水銀プロ−ブ法を模式的に表した説明図が示
されており、同図を参照しつつ概略的にこの方法を説明
すれば、この方法は、評価しようとする絶縁膜１０をシ
リコンウエファ１１上に形成し、このシリコンウエファ
１１を接地する一方、絶縁膜１０には水銀からなる電極
１２を介して交流電圧を印加し、その印加電圧を変化さ
せることによっていわゆるＣ−Ｖ特性線を得て、このＣ
−Ｖ特性線によって絶縁膜の特性評価を行うものであ
る。尚、図５において可変コンデンサ１３は印加電圧を
調整するためのものである。
面特性の良否を図４を参照しつつ説明する。先ず、本実
施例の製造プロセスによって形成されたゲ−ト絶縁膜４
の特性を評価する方法としては、この種の特性評価方法
としてよく知られている水銀プロ−ブ法が好適である。
図５には、水銀プロ−ブ法を模式的に表した説明図が示
されており、同図を参照しつつ概略的にこの方法を説明
すれば、この方法は、評価しようとする絶縁膜１０をシ
リコンウエファ１１上に形成し、このシリコンウエファ
１１を接地する一方、絶縁膜１０には水銀からなる電極
１２を介して交流電圧を印加し、その印加電圧を変化さ
せることによっていわゆるＣ−Ｖ特性線を得て、このＣ
−Ｖ特性線によって絶縁膜の特性評価を行うものであ
る。尚、図５において可変コンデンサ１３は印加電圧を
調整するためのものである。
【００１５】図４には上述の水銀プロ−ブ法により得ら
れたいわゆるＣ−Ｖ特性が示されている。尚、図４
（ａ），（ｂ）において、横軸は酸化膜に印加されるバ
イアス電圧であり、縦軸は正規化した酸化膜容量であ
る。また、図４（ａ），（ｂ）において、Ｃoxは負のバ
イアス電圧を印加した際の酸化膜容量の飽和値である。
先ず、図４（ａ）には、基板温度２３℃（室温）の下で
ＥＣＲプラズマＣＶＤ法を用いてシリコン酸化膜を堆積
させた直後におけるＣ−Ｖ特性線（同図において実線で
表された特性線イ）と、従来のように比較的高温の基板
温度、すなわち基板温度４００℃の下で堆積されたシリ
コン酸化膜のＣ−Ｖ特性線（同図において点線で表され
た特性線ロ）とが、それぞれ表されている。
れたいわゆるＣ−Ｖ特性が示されている。尚、図４
（ａ），（ｂ）において、横軸は酸化膜に印加されるバ
イアス電圧であり、縦軸は正規化した酸化膜容量であ
る。また、図４（ａ），（ｂ）において、Ｃoxは負のバ
イアス電圧を印加した際の酸化膜容量の飽和値である。
先ず、図４（ａ）には、基板温度２３℃（室温）の下で
ＥＣＲプラズマＣＶＤ法を用いてシリコン酸化膜を堆積
させた直後におけるＣ−Ｖ特性線（同図において実線で
表された特性線イ）と、従来のように比較的高温の基板
温度、すなわち基板温度４００℃の下で堆積されたシリ
コン酸化膜のＣ−Ｖ特性線（同図において点線で表され
た特性線ロ）とが、それぞれ表されている。
【００１６】この図４（ａ）において、結論的にはシリ
コン酸化膜を堆積した直後においては、本実施例のよう
に室温で堆積した場合に比して従来のように比較的高温
で堆積させた場合の方がＣ−Ｖ特性は良好であると言え
る。すなわち、このような酸化膜のＣ−Ｖ特性の評価基
準としては、Ｃ／Ｃoxの上側の飽和値Ｃａから、この飽
和値Ｃａと下側の飽和値Ｃｂとの差の約１／３程下がっ
た点ハ（特性線イの点）及び点ニ（特性線ロの点）にお
けるバイアス電圧が０ｖ又はその近傍となり且つ飽和値
Ｃａと飽和値Ｃｂとの間における特性線の傾きが大であ
る程よく、理想的には横軸（バイアス電圧側）に対して
垂直であることが望まれる（この様なＣ−Ｖ特性線の理
想的な形を以下「理想特性線」と言う。）。図４
（ａ），（ｂ）において特性線イと特性線ロとを上述の
観点から比較して見ると明らかに特性線ロが特性線イに
優っていると言うことができる。換言すれば、既述した
ように、比較的高い温度で堆積されたシリコン酸化膜の
ほうが、室温或いは比較的低い温度で堆積されたシリコ
ン酸化膜よりも、堆積直後におけるＣ−Ｖ特性で比較す
る限りにおいて良好であるということが言える。
コン酸化膜を堆積した直後においては、本実施例のよう
に室温で堆積した場合に比して従来のように比較的高温
で堆積させた場合の方がＣ−Ｖ特性は良好であると言え
る。すなわち、このような酸化膜のＣ−Ｖ特性の評価基
準としては、Ｃ／Ｃoxの上側の飽和値Ｃａから、この飽
和値Ｃａと下側の飽和値Ｃｂとの差の約１／３程下がっ
た点ハ（特性線イの点）及び点ニ（特性線ロの点）にお
けるバイアス電圧が０ｖ又はその近傍となり且つ飽和値
Ｃａと飽和値Ｃｂとの間における特性線の傾きが大であ
る程よく、理想的には横軸（バイアス電圧側）に対して
垂直であることが望まれる（この様なＣ−Ｖ特性線の理
想的な形を以下「理想特性線」と言う。）。図４
（ａ），（ｂ）において特性線イと特性線ロとを上述の
観点から比較して見ると明らかに特性線ロが特性線イに
優っていると言うことができる。換言すれば、既述した
ように、比較的高い温度で堆積されたシリコン酸化膜の
ほうが、室温或いは比較的低い温度で堆積されたシリコ
ン酸化膜よりも、堆積直後におけるＣ−Ｖ特性で比較す
る限りにおいて良好であるということが言える。
【００１７】次に、堆積されたシリコン酸化膜に熱処理
を施した後のＣ−Ｖ特性を本実施例のものと従来例とで
比較した特性線図が図４（ｂ）であり、以下、同図を参
照しつつその内容について説明する。同図において実線
で表された特性線ホは、本実施例のシリコン酸化膜の熱
処理後のＣ−Ｖ特性である。すなわち、室温で堆積され
たシリコン酸化膜を５００℃の窒素雰囲気中で１時間熱
処理を施した後におけるＣ−Ｖ特性を示したものであ
る。一方、点線で表された特性線ヘは、従来の方法によ
り堆積されたシリコン酸化膜、すなわち、４００℃の基
板温度の下で堆積されたシリコン酸化膜を５００℃の窒
素雰囲気中で１時間熱処理を施した後におけるＣ−Ｖ特
性を示したものである。
を施した後のＣ−Ｖ特性を本実施例のものと従来例とで
比較した特性線図が図４（ｂ）であり、以下、同図を参
照しつつその内容について説明する。同図において実線
で表された特性線ホは、本実施例のシリコン酸化膜の熱
処理後のＣ−Ｖ特性である。すなわち、室温で堆積され
たシリコン酸化膜を５００℃の窒素雰囲気中で１時間熱
処理を施した後におけるＣ−Ｖ特性を示したものであ
る。一方、点線で表された特性線ヘは、従来の方法によ
り堆積されたシリコン酸化膜、すなわち、４００℃の基
板温度の下で堆積されたシリコン酸化膜を５００℃の窒
素雰囲気中で１時間熱処理を施した後におけるＣ−Ｖ特
性を示したものである。
【００１８】この二つの特性線ホ、ヘを比較して見る
と、特性線ホの方が特性線ヘに比して明らかに図４
（ａ）の説明で述べたような理想特性線に近似している
と言える。すなわち、基板温度を室温にしてシリコン酸
化膜を堆積させた後に５００℃の窒素雰囲気中で１時間
熱処理を施して形成された本実施例のゲ−ト絶縁膜４の
方が、４００℃の基板温度の下で堆積されたシリコン酸
化膜を５００℃の窒素雰囲気中で１時間熱処理を施した
シリコン酸化膜よりも、良好な界面特性を有するものに
なるということが言える。具体的に界面準位密度Ｎssで
比較すると、上述した方法により形成されたシリコン酸
化膜では、Ｎss＝５×１０11ｃｍ-2ｅＶ-1程度であるの
に対し、本実施例の方法で形成されたシリコン酸化膜に
おいては、Ｎss＝５×１０10〜１×１０11ｃｍ-2ｅＶ-1
となり確実に界面特性の向上が得られている。
と、特性線ホの方が特性線ヘに比して明らかに図４
（ａ）の説明で述べたような理想特性線に近似している
と言える。すなわち、基板温度を室温にしてシリコン酸
化膜を堆積させた後に５００℃の窒素雰囲気中で１時間
熱処理を施して形成された本実施例のゲ−ト絶縁膜４の
方が、４００℃の基板温度の下で堆積されたシリコン酸
化膜を５００℃の窒素雰囲気中で１時間熱処理を施した
シリコン酸化膜よりも、良好な界面特性を有するものに
なるということが言える。具体的に界面準位密度Ｎssで
比較すると、上述した方法により形成されたシリコン酸
化膜では、Ｎss＝５×１０11ｃｍ-2ｅＶ-1程度であるの
に対し、本実施例の方法で形成されたシリコン酸化膜に
おいては、Ｎss＝５×１０10〜１×１０11ｃｍ-2ｅＶ-1
となり確実に界面特性の向上が得られている。
【００１９】尚、本実施例においては、シリコン酸化膜
を堆積させる際の基板温度を２３℃としたが、基板温度
はこの温度に限定されるものではなく、室温以上で約１
００℃以下であれば本実施例と略同一の効果を得ること
ができる。また、本実施例においては基板温度を室温と
してシリコン酸化膜を堆積し、その後５００℃の窒素雰
囲気に於いて熱処理を施したが、熱処理の温度としては
４００〜６００℃の間であればよく、本実施例の５００
℃に限定されるものではない。さらに、熱処理を行う雰
囲気も窒素雰囲気に限られる必要はなく、外に酸素又は
水素のいずれかであればよい。またさらに、本実施例に
おいては、ゲ−ト絶縁膜４を形成するものとしてシリコ
ン酸化膜を例に説明したが、これに限らずシリコン窒化
膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）或
いはこれらを２種以上組み合わせたものであってもよ
い。
を堆積させる際の基板温度を２３℃としたが、基板温度
はこの温度に限定されるものではなく、室温以上で約１
００℃以下であれば本実施例と略同一の効果を得ること
ができる。また、本実施例においては基板温度を室温と
してシリコン酸化膜を堆積し、その後５００℃の窒素雰
囲気に於いて熱処理を施したが、熱処理の温度としては
４００〜６００℃の間であればよく、本実施例の５００
℃に限定されるものではない。さらに、熱処理を行う雰
囲気も窒素雰囲気に限られる必要はなく、外に酸素又は
水素のいずれかであればよい。またさらに、本実施例に
おいては、ゲ−ト絶縁膜４を形成するものとしてシリコ
ン酸化膜を例に説明したが、これに限らずシリコン窒化
膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）或
いはこれらを２種以上組み合わせたものであってもよ
い。
【００２０】
【発明の効果】以上、述べたように、本発明によれば、
ゲ−ト絶縁膜を基板温度１００℃以下でＥＣＲ−ＣＶＤ
法によって堆積させた後、４００乃至６００℃の熱処理
を施すようにすることによって、従来に比してゲ−ト絶
縁膜の界面準位を下げることができ、界面特性の優れた
ゲ−ト絶縁膜を得ることができる。また、かかるゲ−ト
絶縁膜の界面特性を向上させることにより、薄膜半導体
装置の諸特性の向上に寄与できるという効果を奏するも
のである。
ゲ−ト絶縁膜を基板温度１００℃以下でＥＣＲ−ＣＶＤ
法によって堆積させた後、４００乃至６００℃の熱処理
を施すようにすることによって、従来に比してゲ−ト絶
縁膜の界面準位を下げることができ、界面特性の優れた
ゲ−ト絶縁膜を得ることができる。また、かかるゲ−ト
絶縁膜の界面特性を向上させることにより、薄膜半導体
装置の諸特性の向上に寄与できるという効果を奏するも
のである。
【図１】 本発明に係る薄膜半導体装置の製造方法によ
り製造された薄膜半導体装置の一例を示す縦断面図であ
る。
り製造された薄膜半導体装置の一例を示す縦断面図であ
る。
【図２】 本発明に係る薄膜半導体装置の製造方法を説
明するための主要な工程における縦断面図である。
明するための主要な工程における縦断面図である。
【図３】 本発明に係る薄膜半導体装置の製造工程を説
明するための製造工程の主要部における縦断面図であ
る。
明するための製造工程の主要部における縦断面図であ
る。
【図４】 本発明に係る薄膜半導体装置の製造方法によ
って形成されるゲ−ト絶縁膜及び従来のゲ−ト絶縁膜の
Ｃ−Ｖ特性を示す特性線図である。
って形成されるゲ−ト絶縁膜及び従来のゲ−ト絶縁膜の
Ｃ−Ｖ特性を示す特性線図である。
【図５】 図４の特性線を得るための水銀プロ−ブ法の
概略を模式的に表した模式図である。
概略を模式的に表した模式図である。
【図６】 従来の薄膜半導体装置の構成を示す縦断面図
である。
である。
１…ガラス基板、 ２…半導体活性層、 ３ａ…ソ−ス
領域、 ３ｂ…ドレイン領域、 ４…ゲ−ト絶縁膜、
５…ゲ−ト電極
領域、 ３ｂ…ドレイン領域、 ４…ゲ−ト絶縁膜、
５…ゲ−ト電極
Claims (4)
- 【請求項１】 ソ−ス及びドレイン領域が一部に形成さ
れた半導体活性層をガラス基板上に配設し、この半導体
活性層を覆うようにゲ−ト絶縁膜を設け、このゲ−ト絶
縁膜上にゲ−ト電極を設け、さらにこのゲ−ト絶縁膜を
覆う層間絶縁膜を形成してなる薄膜半導体装置の製造方
法において、ゲ−ト絶縁膜の形成工程は、ガラス基板を
１００℃以下に保持しつつ絶縁部材を前記ガラス基板上
に堆積させる第１の工程と、前記堆積された絶縁部材に
対し４００〜６００℃の熱処理を施す第２の工程と、か
らなることを特徴とする薄膜半導体装置の製造方法。 - 【請求項２】 第１の工程における絶縁部材の堆積は、
ＥＣＲプラズマＣＶＤ法により行うことを特徴とする請
求項１記載の薄膜半導体装置の製造方法。 - 【請求項３】 第２の工程において、熱処理は窒素、酸
素及び水素からなる群から選ばれた気体中で行うことを
特徴とする請求項１記載の薄膜半導体装置の製造方法。 - 【請求項４】 第２の工程において、熱処理は窒素、酸
素及び水素からなる群から選ばれた２以上の気体の混合
気中で行うことを特徴とする請求項１記載の薄膜半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03393093A JP3494304B2 (ja) | 1993-02-01 | 1993-02-01 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03393093A JP3494304B2 (ja) | 1993-02-01 | 1993-02-01 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232402A true JPH06232402A (ja) | 1994-08-19 |
| JP3494304B2 JP3494304B2 (ja) | 2004-02-09 |
Family
ID=12400239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03393093A Expired - Fee Related JP3494304B2 (ja) | 1993-02-01 | 1993-02-01 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3494304B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997047046A1 (fr) * | 1996-06-06 | 1997-12-11 | Seiko Epson Corporation | Procede de fabrication de transistor a couche mince, afficheur a cristaux liquides ainsi que dispositif electroniques produits selon ce procede |
| US6037278A (en) * | 1996-08-30 | 2000-03-14 | Nec Corporation | Method of manufacturing semiconductor devices having multi-level wiring structure |
| JP2003197632A (ja) * | 2001-12-25 | 2003-07-11 | Seiko Epson Corp | 薄膜トランジスタの製造方法、半導体装置の製造方法、および電気光学装置 |
| US6905920B2 (en) | 2000-09-04 | 2005-06-14 | Seiko Epson Corporation | Method for fabrication of field-effect transistor to reduce defects at MOS interfaces formed at low temperature |
| JP2007081414A (ja) * | 2006-10-10 | 2007-03-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| CN1329966C (zh) * | 2002-08-15 | 2007-08-01 | 日本电气株式会社 | 薄膜晶体管的制造方法 |
| US7727904B2 (en) | 2005-09-16 | 2010-06-01 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| US9984894B2 (en) | 2011-08-03 | 2018-05-29 | Cree, Inc. | Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions |
-
1993
- 1993-02-01 JP JP03393093A patent/JP3494304B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997047046A1 (fr) * | 1996-06-06 | 1997-12-11 | Seiko Epson Corporation | Procede de fabrication de transistor a couche mince, afficheur a cristaux liquides ainsi que dispositif electroniques produits selon ce procede |
| US6146928A (en) * | 1996-06-06 | 2000-11-14 | Seiko Epson Corporation | Method for manufacturing thin film transistor, liquid crystal display and electronic device both produced by the method |
| CN100392867C (zh) * | 1996-06-06 | 2008-06-04 | 精工爱普生株式会社 | 薄膜晶体管的制造方法、使用该方法的液晶显示装置和电子设备 |
| US6037278A (en) * | 1996-08-30 | 2000-03-14 | Nec Corporation | Method of manufacturing semiconductor devices having multi-level wiring structure |
| US6905920B2 (en) | 2000-09-04 | 2005-06-14 | Seiko Epson Corporation | Method for fabrication of field-effect transistor to reduce defects at MOS interfaces formed at low temperature |
| JP2003197632A (ja) * | 2001-12-25 | 2003-07-11 | Seiko Epson Corp | 薄膜トランジスタの製造方法、半導体装置の製造方法、および電気光学装置 |
| CN1329966C (zh) * | 2002-08-15 | 2007-08-01 | 日本电气株式会社 | 薄膜晶体管的制造方法 |
| US7727904B2 (en) | 2005-09-16 | 2010-06-01 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| US8536066B2 (en) | 2005-09-16 | 2013-09-17 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| JP2007081414A (ja) * | 2006-10-10 | 2007-03-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| US9984894B2 (en) | 2011-08-03 | 2018-05-29 | Cree, Inc. | Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3494304B2 (ja) | 2004-02-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7563659B2 (en) | Method of fabricating poly-crystalline silicon thin film and method of fabricating transistor using the same | |
| JPH05152569A (ja) | 電界効果型薄膜トランジスタおよびその製造方法 | |
| KR20040021758A (ko) | 다결정 실리콘 박막트랜지스터 제조방법 | |
| JP3494304B2 (ja) | 薄膜半導体装置の製造方法 | |
| US5623165A (en) | Insulated gate field effect semiconductor device and forming method thereof | |
| US6018182A (en) | Insulating gate field effect semiconductor device and method of manufacturing the same | |
| US5827772A (en) | Fabrication process for thin film transistor | |
| JPH06260644A (ja) | 半導体装置の製造方法 | |
| KR20060079958A (ko) | 실리콘 박막트랜지스터 | |
| JP3051807B2 (ja) | 絶縁ゲート型電界効果半導体装置及びその製造方法 | |
| US6259141B1 (en) | Insulated gate field effect semiconductor device and forming method thereof | |
| JP2001036078A (ja) | Ｍｏｓ型トランジスタ及びその製造方法 | |
| JP3382130B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR970011502B1 (ko) | 다결정실리콘 박막트랜지스터의 제조방법 | |
| US6507072B2 (en) | Insulated gate field effect semiconductor device and forming method thereof | |
| JP3278237B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2556850B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH11145425A (ja) | 半導体素子の製造方法及び半導体装置 | |
| JP3123182B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0563195A (ja) | 超薄膜トランジスタ及びその製造方法 | |
| JPH04268734A (ja) | 薄膜トランジスタの製造方法 | |
| JPH05145074A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH05326938A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2000114541A (ja) | 半導体素子の製造方法 | |
| JPH08236499A (ja) | 薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20071121 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20081121 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20091121 |
|
| LAPS | Cancellation because of no payment of annual fees |