JP2000114541A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JP2000114541A JP2000114541A JP10288115A JP28811598A JP2000114541A JP 2000114541 A JP2000114541 A JP 2000114541A JP 10288115 A JP10288115 A JP 10288115A JP 28811598 A JP28811598 A JP 28811598A JP 2000114541 A JP2000114541 A JP 2000114541A
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Abstract
(57)【要約】 （修正有）
【課題】 水素プラズマ処理工程のタクトの短縮と信頼
性の確保を同時に実現し、特性が良好でばらつきのない
半導体素子を歩留まり良く安価に製造する。 【解決手段】 本発明の半導体素子の製造方法では、ゲ
ート絶縁膜５を形成した後、水素プラズマ処理と、水素
を含まないガス（例えば窒素）中でのプラズマ処理と
を、この順で連続してあるいは間に他の工程を経て行な
う。ゲート絶縁膜が２層の積層構造を有するものでは、
第１のゲート絶縁膜を形成した後、水素プラズマ処理と
窒素プラズマ処理とを連続して行ない、次いで第２のゲ
ート絶縁膜を形成しても良い。さらに、水素プラズマ処
理工程および窒素プラズマ処理工程は、ゲート電極６の
形成後にそれぞれ行なうことができる。その場合、少な
くとも水素プラズマ処理工程は、層間絶縁膜８を形成す
る前に行なう。
性の確保を同時に実現し、特性が良好でばらつきのない
半導体素子を歩留まり良く安価に製造する。 【解決手段】 本発明の半導体素子の製造方法では、ゲ
ート絶縁膜５を形成した後、水素プラズマ処理と、水素
を含まないガス（例えば窒素）中でのプラズマ処理と
を、この順で連続してあるいは間に他の工程を経て行な
う。ゲート絶縁膜が２層の積層構造を有するものでは、
第１のゲート絶縁膜を形成した後、水素プラズマ処理と
窒素プラズマ処理とを連続して行ない、次いで第２のゲ
ート絶縁膜を形成しても良い。さらに、水素プラズマ処
理工程および窒素プラズマ処理工程は、ゲート電極６の
形成後にそれぞれ行なうことができる。その場合、少な
くとも水素プラズマ処理工程は、層間絶縁膜８を形成す
る前に行なう。
Description
【０００１】
【発明の属する技術分野】本発明は、多結晶シリコンの
ような非単結晶シリコンの層を含む半導体素子の製造方
法に関する。
ような非単結晶シリコンの層を含む半導体素子の製造方
法に関する。
【０００２】
【従来の技術】従来から、高精細液晶表示装置（ＬＣ
Ｄ）や駆動回路一体型のＴＦＴ（薄膜トランジスタ）−
ＬＣＤ等を製造する目的で、ガラス基板、石英基板等の
透明絶縁基板上に、多結晶シリコン（ｐ−Ｓｉ）層をチ
ャネル層として用いた半導体素子を集積する技術が盛ん
に研究されている。そして、このような半導体素子の製
造プロセスにおいては、結晶欠陥の少ないｐ−Ｓｉを形
成することが難しいために、水素プラズマ中での熱処理
（水素プラズマ処理）により、ｐ−Ｓｉの結晶中に水素
を導入し、欠陥を低減することが行なわれている。
Ｄ）や駆動回路一体型のＴＦＴ（薄膜トランジスタ）−
ＬＣＤ等を製造する目的で、ガラス基板、石英基板等の
透明絶縁基板上に、多結晶シリコン（ｐ−Ｓｉ）層をチ
ャネル層として用いた半導体素子を集積する技術が盛ん
に研究されている。そして、このような半導体素子の製
造プロセスにおいては、結晶欠陥の少ないｐ−Ｓｉを形
成することが難しいために、水素プラズマ中での熱処理
（水素プラズマ処理）により、ｐ−Ｓｉの結晶中に水素
を導入し、欠陥を低減することが行なわれている。
【０００３】このような水素プラズマ処理による結晶欠
陥の低減方法を、石英基板上に形成されたｐ−ＳｉＴＦ
Ｔについて、さらに詳しく説明する。
陥の低減方法を、石英基板上に形成されたｐ−ＳｉＴＦ
Ｔについて、さらに詳しく説明する。
【０００４】従来の方法では、水素プラズマ処理を行な
った後、 400℃以上の高温処理プロセスを行なうと水素
が脱離してしまうため、ＴＦＴの完成後に水素プラズマ
処理を行なっている。すなわち、石英基板上に、ｐ−Ｓ
ｉのチャネル層と、電流の注入・取り出しを行なうソー
ス・ドレイン領域をそれぞれ形成し、高温（1000℃）で
の熱酸化によりゲート絶縁膜（酸化膜）を形成した後、
ゲート電極および層間絶縁膜をそれぞれ形成し、しかる
後コンタクトホールを開口してから、ソース電極および
ドレイン電極をそれぞれ形成して、ｐ−ＳｉＴＦＴを完
成する。次いで、水素プラズマ処理を行ない、ｐ−Ｓｉ
中に水素原子を導入・拡散して、チャネルの欠陥を埋め
ることを行なっている。
った後、 400℃以上の高温処理プロセスを行なうと水素
が脱離してしまうため、ＴＦＴの完成後に水素プラズマ
処理を行なっている。すなわち、石英基板上に、ｐ−Ｓ
ｉのチャネル層と、電流の注入・取り出しを行なうソー
ス・ドレイン領域をそれぞれ形成し、高温（1000℃）で
の熱酸化によりゲート絶縁膜（酸化膜）を形成した後、
ゲート電極および層間絶縁膜をそれぞれ形成し、しかる
後コンタクトホールを開口してから、ソース電極および
ドレイン電極をそれぞれ形成して、ｐ−ＳｉＴＦＴを完
成する。次いで、水素プラズマ処理を行ない、ｐ−Ｓｉ
中に水素原子を導入・拡散して、チャネルの欠陥を埋め
ることを行なっている。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来の方法では、所定量の水素をチャネル層に導入するた
めに要する時間が、極めて長くなるという問題があっ
た。すなわち、水素プラズマ処理に要する時間は、通常
数時間に及び、ＴＦＴ製造の他の工程に比べて突出して
処理時間が長いため、量産工程でのタクトの調整が難し
く、製造コストが高くなってしまうという問題があっ
た。
来の方法では、所定量の水素をチャネル層に導入するた
めに要する時間が、極めて長くなるという問題があっ
た。すなわち、水素プラズマ処理に要する時間は、通常
数時間に及び、ＴＦＴ製造の他の工程に比べて突出して
処理時間が長いため、量産工程でのタクトの調整が難し
く、製造コストが高くなってしまうという問題があっ
た。
【０００６】また、ｐ−Ｓｉの結晶粒界と結晶粒内の欠
陥密度、粒径などの膜質にばらつきがあるため、水素プ
ラズマ処理の時間を短くすると、結晶欠陥の低減により
特性が向上する素子と、特性向上が見られない素子とが
混在し、しきい値等のＴＦＴ特性にばらつきが生じると
いう欠点があった。
陥密度、粒径などの膜質にばらつきがあるため、水素プ
ラズマ処理の時間を短くすると、結晶欠陥の低減により
特性が向上する素子と、特性向上が見られない素子とが
混在し、しきい値等のＴＦＴ特性にばらつきが生じると
いう欠点があった。
【０００７】さらに、このような特性のばらつきを防止
するため、水素プラズマ処理の時間を長くして、ｐ−Ｓ
ｉ中の水素原子濃度を一定以上に高めた場合には、ゲー
ト絶縁膜中にも水素が拡散し、この水素が電界をかけた
ときにイオンとなって稼働するため、ＴＦＴ特性が徐々
に劣化し、信頼性低下を招くという問題があった。
するため、水素プラズマ処理の時間を長くして、ｐ−Ｓ
ｉ中の水素原子濃度を一定以上に高めた場合には、ゲー
ト絶縁膜中にも水素が拡散し、この水素が電界をかけた
ときにイオンとなって稼働するため、ＴＦＴ特性が徐々
に劣化し、信頼性低下を招くという問題があった。
【０００８】本発明は、これらの問題を解決するために
なされたもので、水素プラズマ処理工程のタクトの短縮
と信頼性の確保を同時に実現し、特性が良好でばらつき
のない半導体素子を歩留まり良く安価に製造する方法を
提供することを目的とする。
なされたもので、水素プラズマ処理工程のタクトの短縮
と信頼性の確保を同時に実現し、特性が良好でばらつき
のない半導体素子を歩留まり良く安価に製造する方法を
提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の請求項１の半導
体素子の製造方法は、基板上に非単結晶シリコン層を形
成する第１の工程と、前記非単結晶シリコン層の上にゲ
ート絶縁膜を形成する第２の工程と、前記ゲート絶縁膜
の上にゲート電極を形成する第３の工程とを備えた半導
体素子の製造方法において、前記第２の工程の後、水素
を含むガス中での第１のプラズマ処理と、水素を含まな
いガス中での第２のプラズマ処理とを、順に連続して、
あるいは間に介挿された他の工程を経て行なうことを特
徴とする。
体素子の製造方法は、基板上に非単結晶シリコン層を形
成する第１の工程と、前記非単結晶シリコン層の上にゲ
ート絶縁膜を形成する第２の工程と、前記ゲート絶縁膜
の上にゲート電極を形成する第３の工程とを備えた半導
体素子の製造方法において、前記第２の工程の後、水素
を含むガス中での第１のプラズマ処理と、水素を含まな
いガス中での第２のプラズマ処理とを、順に連続して、
あるいは間に介挿された他の工程を経て行なうことを特
徴とする。
【００１０】請求項２の半導体素子の製造方法は、請求
項１記載の半導体素子の製造方法において、前記第２の
工程が、第１のゲート絶縁膜を形成する工程と、前記第
１のゲート絶縁膜の直上に第２のゲート絶縁膜を形成す
る工程とから成り、前記第２の工程で前記第１のゲート
絶縁膜を形成した後、前記第１のプラズマ処理と前記第
２のプラズマ処理とを順に連続して行ない、次いで前記
第２のゲート絶縁膜を形成することを特徴とする。
項１記載の半導体素子の製造方法において、前記第２の
工程が、第１のゲート絶縁膜を形成する工程と、前記第
１のゲート絶縁膜の直上に第２のゲート絶縁膜を形成す
る工程とから成り、前記第２の工程で前記第１のゲート
絶縁膜を形成した後、前記第１のプラズマ処理と前記第
２のプラズマ処理とを順に連続して行ない、次いで前記
第２のゲート絶縁膜を形成することを特徴とする。
【００１１】また、請求項３の半導体素子の製造方法
は、請求項１記載の半導体素子の製造方法において、前
記第２の工程が、第１のゲート絶縁膜を形成する工程
と、前記第１のゲート絶縁膜の直上に第２のゲート絶縁
膜を形成する工程とから成り、前記第２の工程で前記第
１のゲート絶縁膜を形成した後、前記第１のプラズマ処
理を行ない、次いでプラズマ気相成長法により前記第２
のゲート絶縁膜を形成した後、前記第２のプラズマ処理
を行なうことを特徴とする。
は、請求項１記載の半導体素子の製造方法において、前
記第２の工程が、第１のゲート絶縁膜を形成する工程
と、前記第１のゲート絶縁膜の直上に第２のゲート絶縁
膜を形成する工程とから成り、前記第２の工程で前記第
１のゲート絶縁膜を形成した後、前記第１のプラズマ処
理を行ない、次いでプラズマ気相成長法により前記第２
のゲート絶縁膜を形成した後、前記第２のプラズマ処理
を行なうことを特徴とする。
【００１２】さらに、請求項４の半導体素子の製造方法
は、請求項１記載の半導体素子の製造方法において、前
記第３の工程の後、前記第１のプラズマ処理と前記第２
のプラズマ処理とをそれぞれ行なうことを特徴とする。
は、請求項１記載の半導体素子の製造方法において、前
記第３の工程の後、前記第１のプラズマ処理と前記第２
のプラズマ処理とをそれぞれ行なうことを特徴とする。
【００１３】請求項５の半導体素子の製造方法は、請求
項４記載の半導体素子の製造方法において、前記ゲート
電極上に層間絶縁膜を形成する第４の工程を有し、前記
第１のプラズマ処理と前記第２のプラズマ処理とを順に
連続して行なった後、前記層間絶縁膜を形成することを
特徴とする。
項４記載の半導体素子の製造方法において、前記ゲート
電極上に層間絶縁膜を形成する第４の工程を有し、前記
第１のプラズマ処理と前記第２のプラズマ処理とを順に
連続して行なった後、前記層間絶縁膜を形成することを
特徴とする。
【００１４】また、請求項６の半導体素子の製造方法
は、請求項４記載の半導体素子の製造方法において、前
記ゲート電極上に層間絶縁膜を形成する第４の工程を有
し、前記第１のプラズマ処理工程後、前記層間絶縁膜を
形成し、次いで前記第２のプラズマ処理を行なうことを
特徴とする。
は、請求項４記載の半導体素子の製造方法において、前
記ゲート電極上に層間絶縁膜を形成する第４の工程を有
し、前記第１のプラズマ処理工程後、前記層間絶縁膜を
形成し、次いで前記第２のプラズマ処理を行なうことを
特徴とする。
【００１５】請求項７の半導体素子の製造方法は、請求
項６記載の半導体素子の製造方法において、前記第４の
工程が、第１の層間絶縁膜を形成する工程と、前記第１
の層間絶縁膜の直上に第２の層間絶縁膜を形成する工程
とから成り、前記第１のプラズマ処理工程後、前記第１
の層間絶縁膜を形成し、次いで前記第２のプラズマ処理
を行なった後、前記第２の層間絶縁膜を形成することを
特徴とする。
項６記載の半導体素子の製造方法において、前記第４の
工程が、第１の層間絶縁膜を形成する工程と、前記第１
の層間絶縁膜の直上に第２の層間絶縁膜を形成する工程
とから成り、前記第１のプラズマ処理工程後、前記第１
の層間絶縁膜を形成し、次いで前記第２のプラズマ処理
を行なった後、前記第２の層間絶縁膜を形成することを
特徴とする。
【００１６】本発明の半導体素子の製造方法において
は、電気伝導チャネル層となるｐ−Ｓｉ層のような非単
結晶シリコン層に水素を導入し拡散させるにあたり、ｐ
−Ｓｉ層の直上にゲート絶縁膜（例えばＳｉＯx 膜）を
形成した後、水素を含むガス中での第１のプラズマ処理
（水素プラズマ処理）を行なうことにより、ｐ−Ｓｉ層
と隣接したゲート絶縁膜である酸化膜中に、適量の水素
が、分子状態でなくラジカル状態の水素原子として導入
・拡散される。ここで、ゲート絶縁膜中に導入される水
素原子の量は、ｐ−Ｓｉの結晶欠陥を埋めるのに必要か
つ十分な量とし、ゲート絶縁膜中での水素原子の濃度
（原子濃度）が、１×１０20個／cm3 以上となるように
調整することが望ましい。その後、連続してあるいは間
に他の工程を経た後、水素を含まないガス中での第２の
プラズマ処理を行なうことにより、水素プラズマ処理工
程でゲート絶縁膜中に導入・拡散された不安定な水素が
励起され、隣接するｐ−Ｓｉ層中に導入され拡散され
る。
は、電気伝導チャネル層となるｐ−Ｓｉ層のような非単
結晶シリコン層に水素を導入し拡散させるにあたり、ｐ
−Ｓｉ層の直上にゲート絶縁膜（例えばＳｉＯx 膜）を
形成した後、水素を含むガス中での第１のプラズマ処理
（水素プラズマ処理）を行なうことにより、ｐ−Ｓｉ層
と隣接したゲート絶縁膜である酸化膜中に、適量の水素
が、分子状態でなくラジカル状態の水素原子として導入
・拡散される。ここで、ゲート絶縁膜中に導入される水
素原子の量は、ｐ−Ｓｉの結晶欠陥を埋めるのに必要か
つ十分な量とし、ゲート絶縁膜中での水素原子の濃度
（原子濃度）が、１×１０20個／cm3 以上となるように
調整することが望ましい。その後、連続してあるいは間
に他の工程を経た後、水素を含まないガス中での第２の
プラズマ処理を行なうことにより、水素プラズマ処理工
程でゲート絶縁膜中に導入・拡散された不安定な水素が
励起され、隣接するｐ−Ｓｉ層中に導入され拡散され
る。
【００１７】こうして本発明においては、ｐ−Ｓｉ等の
非単結晶シリコンのチャネル層に、原子状態の水素を短
時間で導入・拡散し、水素により終端化されたＳｉ−Ｈ
結合を安定して形成することができる。その結果、特性
の揃ったかつ駆動能力が高くリーク電流の小さい半導体
素子を形成することができ、しかも特性向上のための水
素処理に要する時間が飛躍的に短縮化されるので、製造
コストの低下が達成される。
非単結晶シリコンのチャネル層に、原子状態の水素を短
時間で導入・拡散し、水素により終端化されたＳｉ−Ｈ
結合を安定して形成することができる。その結果、特性
の揃ったかつ駆動能力が高くリーク電流の小さい半導体
素子を形成することができ、しかも特性向上のための水
素処理に要する時間が飛躍的に短縮化されるので、製造
コストの低下が達成される。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を、図
面に基づいて説明する。なお、以下の実施例では、簡略
化のために、ｎ／ｐチャネルコプラナ型ｐ−Ｓｉ形ＴＦ
Ｔの製造プロセスを示したが、ＬＤＤ（ lightly doped
drain）構造のｐ−Ｓｉ形ＴＦＴの製造においても、プ
ロセスの要部を変えることなく、一部を変えるだけで対
応することができる。
面に基づいて説明する。なお、以下の実施例では、簡略
化のために、ｎ／ｐチャネルコプラナ型ｐ−Ｓｉ形ＴＦ
Ｔの製造プロセスを示したが、ＬＤＤ（ lightly doped
drain）構造のｐ−Ｓｉ形ＴＦＴの製造においても、プ
ロセスの要部を変えることなく、一部を変えるだけで対
応することができる。
【００１９】本発明の第１の実施例においては、まず、
図１（ａ）に示すように、ガラス基板、石英基板などの
透明絶縁基板１上に、窒化シリコンまたは酸化シリコン
から成るバッファ層２を形成し、その上に、プラズマＣ
ＶＤ法などにより、約50nmの厚さのａ−Ｓｉ：Ｈ（水素
化アモルファスシリコン）層３を被着・形成する。そし
て、炉中 450℃で１時間加熱した後、ＸｅＣｌエキシマ
レーザを照射してアニールを行ない、ａ−Ｓｉを多結晶
化しｐ−Ｓｉ層とする。
図１（ａ）に示すように、ガラス基板、石英基板などの
透明絶縁基板１上に、窒化シリコンまたは酸化シリコン
から成るバッファ層２を形成し、その上に、プラズマＣ
ＶＤ法などにより、約50nmの厚さのａ−Ｓｉ：Ｈ（水素
化アモルファスシリコン）層３を被着・形成する。そし
て、炉中 450℃で１時間加熱した後、ＸｅＣｌエキシマ
レーザを照射してアニールを行ない、ａ−Ｓｉを多結晶
化しｐ−Ｓｉ層とする。
【００２０】次いで、図１（ｂ）に示すように、ｐ−Ｓ
ｉ層４をフォトエッチング（フォトリソグラフィおよび
ドライエッチング）により所定の形状にパターニングし
た後、その上に、ゲート絶縁膜５として約 100nmの厚さ
のＳｉＯx 膜を、ＣＶＤ法により成膜する。ゲート絶縁
膜５は、例えばテトラエトキシシラン（ＴＥＯＳ）を材
料として用いたプラズマＣＶＤにより、形成することが
できる。
ｉ層４をフォトエッチング（フォトリソグラフィおよび
ドライエッチング）により所定の形状にパターニングし
た後、その上に、ゲート絶縁膜５として約 100nmの厚さ
のＳｉＯx 膜を、ＣＶＤ法により成膜する。ゲート絶縁
膜５は、例えばテトラエトキシシラン（ＴＥＯＳ）を材
料として用いたプラズマＣＶＤにより、形成することが
できる。
【００２１】次に、図１（ｃ）に示すように、ゲート絶
縁膜５上に、例えばＭｏＷをスパッタリングにより 400
nm厚さに成膜し、フォトリソグラフィとドライエッチン
グにより所定の形状にパターニングして、ゲート電極６
を形成する。その後、このゲート電極６をマスクにし
て、イオン注入法やイオンドーピング法により不純物注
入を行ない、高濃度不純物領域７を自己整合的に形成し
た後、熱活性化する。
縁膜５上に、例えばＭｏＷをスパッタリングにより 400
nm厚さに成膜し、フォトリソグラフィとドライエッチン
グにより所定の形状にパターニングして、ゲート電極６
を形成する。その後、このゲート電極６をマスクにし
て、イオン注入法やイオンドーピング法により不純物注
入を行ない、高濃度不純物領域７を自己整合的に形成し
た後、熱活性化する。
【００２２】イオン注入では、ｎチャネルの場合はリン
を、ｐチャネルの場合はＢＦ2 によりホウ素を、それぞ
れ高濃度に注入する。
を、ｐチャネルの場合はＢＦ2 によりホウ素を、それぞ
れ高濃度に注入する。
【００２３】また、イオンドーピングでは、ｎチャネル
の場合はＰＨ3 ／Ｈ2 によりリンを、ｐチャネルの場合
はＢ2 Ｈ6 ／Ｈ2 によりホウ素を、それぞれ高濃度に注
入する。イオンドーピング法でのドーズ量は、例えば約
80KeVの加速電圧で、約５×１０15atoms/cm2 とする。
こうして、ソース・ドレインの高濃度不純物領域７がそ
れぞれ形成される。
の場合はＰＨ3 ／Ｈ2 によりリンを、ｐチャネルの場合
はＢ2 Ｈ6 ／Ｈ2 によりホウ素を、それぞれ高濃度に注
入する。イオンドーピング法でのドーズ量は、例えば約
80KeVの加速電圧で、約５×１０15atoms/cm2 とする。
こうして、ソース・ドレインの高濃度不純物領域７がそ
れぞれ形成される。
【００２４】次いで、図１（ｄ）に示すように、プラズ
マ気相成長装置を用い、 350℃で水素中でのプラズマ処
理（水素プラズマ処理）を 1分間行なった後、連続して
窒素中でのプラズマ処理（窒素プラズマ処理）を 1分間
行なう。水素プラズマ処理の条件は、以下の通りであ
る。すなわち、 27MHzの高周波を印加し、水素圧力： 2
66Pa、水素流量： 1リットル／分の条件で水素のプラズ
マを発生させ、このプラズマ中で処理を行なう。このよ
うな水素プラズマ処理により、図２（ａ）に示すよう
に、ゲート絶縁膜５中に、１×１０20個／cm3 以上の濃
度で水素原子を導入する。
マ気相成長装置を用い、 350℃で水素中でのプラズマ処
理（水素プラズマ処理）を 1分間行なった後、連続して
窒素中でのプラズマ処理（窒素プラズマ処理）を 1分間
行なう。水素プラズマ処理の条件は、以下の通りであ
る。すなわち、 27MHzの高周波を印加し、水素圧力： 2
66Pa、水素流量： 1リットル／分の条件で水素のプラズ
マを発生させ、このプラズマ中で処理を行なう。このよ
うな水素プラズマ処理により、図２（ａ）に示すよう
に、ゲート絶縁膜５中に、１×１０20個／cm3 以上の濃
度で水素原子を導入する。
【００２５】引き続き行なう窒素プラズマ処理の条件
は、同じく 27MHzの高周波を印加し、で、窒素圧力： 2
66Pa、窒素流量 1リットル／分の条件でプラズマを発生
させ、このプラズマ中で処理を行なう。このような窒素
プラズマ処理により、図２（ｂ）に示すように、ｐ−Ｓ
ｉ層４中（ゲート電極６の直下の領域を除く。）には、
ｐ−Ｓｉ層４とゲート絶縁膜５との界面の薄層５ａか
ら、水素原子が導入され、ｐ−Ｓｉ層４中の水素原子濃
度は３×１０19個／cm3 となる。
は、同じく 27MHzの高周波を印加し、で、窒素圧力： 2
66Pa、窒素流量 1リットル／分の条件でプラズマを発生
させ、このプラズマ中で処理を行なう。このような窒素
プラズマ処理により、図２（ｂ）に示すように、ｐ−Ｓ
ｉ層４中（ゲート電極６の直下の領域を除く。）には、
ｐ−Ｓｉ層４とゲート絶縁膜５との界面の薄層５ａか
ら、水素原子が導入され、ｐ−Ｓｉ層４中の水素原子濃
度は３×１０19個／cm3 となる。
【００２６】さらに、窒素プラズマ処理に連続してプラ
ズマＣＶＤを行ない、図１（ｅ）に示すように、層間絶
縁膜８として 500nmの厚さのＳｉＯ2 膜を、ゲート電極
６およびゲート絶縁膜５を覆って成膜する。
ズマＣＶＤを行ない、図１（ｅ）に示すように、層間絶
縁膜８として 500nmの厚さのＳｉＯ2 膜を、ゲート電極
６およびゲート絶縁膜５を覆って成膜する。
【００２７】次に、図１（ｆ）に示すように、フォトリ
ソグラフィにより、層間絶縁膜８およびゲート絶縁膜５
にコンタクトホール９を開口した後、例えばＡｌ膜をス
パッタリングにより成膜し、フォトリソグラフィ等によ
りパタ−ニングして、ソース・ドレイン電極１０をそれ
ぞれ形成した。この後に、 350℃で 1時間オーブンで熱
処理する。この熱処理により、ｐ−Ｓｉ層４中でゲート
電極６の直下から外れた領域に導入された水素が、ｐ−
Ｓｉ層４中を遍く水平方向に拡散して電極６の直下の領
域に達し、この領域の結晶欠陥を埋める。
ソグラフィにより、層間絶縁膜８およびゲート絶縁膜５
にコンタクトホール９を開口した後、例えばＡｌ膜をス
パッタリングにより成膜し、フォトリソグラフィ等によ
りパタ−ニングして、ソース・ドレイン電極１０をそれ
ぞれ形成した。この後に、 350℃で 1時間オーブンで熱
処理する。この熱処理により、ｐ−Ｓｉ層４中でゲート
電極６の直下から外れた領域に導入された水素が、ｐ−
Ｓｉ層４中を遍く水平方向に拡散して電極６の直下の領
域に達し、この領域の結晶欠陥を埋める。
【００２８】このようにして作製されたＴＦＴの特性
は、チャネル幅（Ｗ）／チャネル長（Ｌ）=10/10の素子
で、リーク電流がｎチャネル、ｐチャネルともに 1×10
-14A以下、しきい値がｎチャネルが2V、ｐチャネルが -
1.5V、移動度はｎチャネルが 100cm2 /V・s 、ｐチャネ
ルが80cm2 /V・s であり、優れた特性を示した。
は、チャネル幅（Ｗ）／チャネル長（Ｌ）=10/10の素子
で、リーク電流がｎチャネル、ｐチャネルともに 1×10
-14A以下、しきい値がｎチャネルが2V、ｐチャネルが -
1.5V、移動度はｎチャネルが 100cm2 /V・s 、ｐチャネ
ルが80cm2 /V・s であり、優れた特性を示した。
【００２９】なお、本発明は以上の実施例に限定され
ず、水素を含むガス中でのプラズマ処理である水素プラ
ズマ処理と、水素を含まないガス中でのプラズマ処理で
ある窒素プラズマ処理とを、ゲート電極を形成する前
に、連続的にあるいは間に他の工程を経て行なっても良
い。
ず、水素を含むガス中でのプラズマ処理である水素プラ
ズマ処理と、水素を含まないガス中でのプラズマ処理で
ある窒素プラズマ処理とを、ゲート電極を形成する前
に、連続的にあるいは間に他の工程を経て行なっても良
い。
【００３０】すなわち、例えばＳｉＯx から成る第１の
ゲート絶縁膜とＳｉＯx から成る第２のゲート絶縁膜と
が積層された２層構造のゲート絶縁膜を有する半導体素
子（ｐ−Ｓｉ形ＴＦＴ）の製造では、図３のフロー図に
示すように、第１のゲート絶縁膜を形成した後、水素プ
ラズマ処理と窒素プラズマ処理とをこの順で連続して行
ない、次いで第２のゲート絶縁膜を形成した後、ゲート
電極を形成する手順を採ることができる。また、図４に
示すように、第１のゲート絶縁膜を形成した後、水素プ
ラズマ処理を行ない、次いでプラズマＣＶＤ等により第
２のゲート絶縁膜を形成し、しかる後窒素プラズマ処理
を行なう手順を採ることもできる。
ゲート絶縁膜とＳｉＯx から成る第２のゲート絶縁膜と
が積層された２層構造のゲート絶縁膜を有する半導体素
子（ｐ−Ｓｉ形ＴＦＴ）の製造では、図３のフロー図に
示すように、第１のゲート絶縁膜を形成した後、水素プ
ラズマ処理と窒素プラズマ処理とをこの順で連続して行
ない、次いで第２のゲート絶縁膜を形成した後、ゲート
電極を形成する手順を採ることができる。また、図４に
示すように、第１のゲート絶縁膜を形成した後、水素プ
ラズマ処理を行ない、次いでプラズマＣＶＤ等により第
２のゲート絶縁膜を形成し、しかる後窒素プラズマ処理
を行なう手順を採ることもできる。
【００３１】さらに、２層構造の層間絶縁膜を有するｐ
−Ｓｉ形ＴＦＴの製造では、水素プラズマ処理を、第１
の層間絶縁膜の形成工程の前に行ない、窒素プラズマ処
理のみを、少なくとも第１の層間絶縁膜の形成工程の後
で行なうことができる。すなわち、図５に示すように、
ゲート電極を形成し、水素プラズマ処理を行なった後、
第１と第２の層間絶縁膜を順に形成し、しかる後窒素プ
ラズマ処理を行なうか、あるいは図６に示すように、水
素プラズマ処理後、第１の層間絶縁膜を形成し、次いで
窒素プラズマ処理を行ない、しかる後第２の層間絶縁膜
を形成する手順を採ることができる。
−Ｓｉ形ＴＦＴの製造では、水素プラズマ処理を、第１
の層間絶縁膜の形成工程の前に行ない、窒素プラズマ処
理のみを、少なくとも第１の層間絶縁膜の形成工程の後
で行なうことができる。すなわち、図５に示すように、
ゲート電極を形成し、水素プラズマ処理を行なった後、
第１と第２の層間絶縁膜を順に形成し、しかる後窒素プ
ラズマ処理を行なうか、あるいは図６に示すように、水
素プラズマ処理後、第１の層間絶縁膜を形成し、次いで
窒素プラズマ処理を行ない、しかる後第２の層間絶縁膜
を形成する手順を採ることができる。
【００３２】
【発明の効果】以上の説明から明らかなように、本発明
によれば、しきい値等の特性が良好で揃った半導体素子
を、歩留まり良く製造することができる。また、従来は
他の工程に比べてはるかに処理時間が長かった、水素プ
ラズマ処理に要する時間を短縮することができるので、
製造コストの大幅低下につながる。
によれば、しきい値等の特性が良好で揃った半導体素子
を、歩留まり良く製造することができる。また、従来は
他の工程に比べてはるかに処理時間が長かった、水素プ
ラズマ処理に要する時間を短縮することができるので、
製造コストの大幅低下につながる。
【図１】本発明の第１の実施例の各工程を説明するため
の素子の断面図。
の素子の断面図。
【図２】同実施例の水素プラズマ処理工程および窒素プ
ラズマ処理での水素原子の導入状態を示す断面図。
ラズマ処理での水素原子の導入状態を示す断面図。
【図３】本発明の第２の実施例の工程を示すフロー図。
【図４】本発明の第３の実施例の工程を示すフロー図。
【図５】本発明の第４の実施例の工程を示すフロー図。
【図６】本発明の第５の実施例の工程を示すフロー図。
１………透明絶縁基板 ４………ｐ−Ｓｉ層 ５………ゲート絶縁膜 ６………ゲート電極 ７………高濃度不純物領域 ８………層間絶縁膜 １０………ソース・ドレイン電極
フロントページの続き Ｆターム(参考） 5F045 AA08 AB03 AB04 AB32 AB33 AC07 AF07 BB08 BB16 CA15 CB02 CB05 CB10 DA68 DC51 HA11 HA15 HA16 HA18 5F110 AA08 AA16 AA27 CC02 DD03 DD13 DD14 EE06 EE44 FF01 FF02 FF09 FF30 FF36 GG02 GG13 GG45 GG58 HJ13 HJ23 HL03 HL23 NN03 NN23
Claims (9)
- 【請求項１】 基板上に非単結晶シリコン層を形成する
第１の工程と、前記非単結晶シリコン層の上にゲート絶
縁膜を形成する第２の工程と、前記ゲート絶縁膜の上に
ゲート電極を形成する第３の工程とを備えた半導体素子
の製造方法において、 前記第２の工程の後、水素を含むガス中での第１のプラ
ズマ処理と、水素を含まないガス中での第２のプラズマ
処理とを、順に連続して、あるいは間に介挿された他の
工程を経て行なうことを特徴とする半導体素子の製造方
法。 - 【請求項２】 前記第２の工程が、第１のゲート絶縁膜
を形成する工程と、前記第１のゲート絶縁膜の直上に第
２のゲート絶縁膜を形成する工程とから成り、前記第２
の工程で前記第１のゲート絶縁膜を形成した後、前記第
１のプラズマ処理と前記第２のプラズマ処理とを順に連
続して行ない、次いで前記第２のゲート絶縁膜を形成す
ることを特徴とする請求項１記載の半導体素子の製造方
法。 - 【請求項３】 前記第２の工程が、第１のゲート絶縁膜
を形成する工程と、前記第１のゲート絶縁膜の直上に第
２のゲート絶縁膜を形成する工程とから成り、前記第２
の工程で前記第１のゲート絶縁膜を形成した後、前記第
１のプラズマ処理を行ない、次いでプラズマ気相成長法
により前記第２のゲート絶縁膜を形成した後、前記第２
のプラズマ処理を行なうことを特徴とする請求項１記載
の半導体素子の製造方法。 - 【請求項４】 前記第３の工程の後、前記第１のプラズ
マ処理と前記第２のプラズマ処理とをそれぞれ行なうこ
とを特徴とする請求項１記載の半導体素子の製造方法。 - 【請求項５】 前記ゲート電極上に層間絶縁膜を形成す
る第４の工程を有し、前記第１のプラズマ処理と前記第
２のプラズマ処理とを順に連続して行なった後、前記層
間絶縁膜を形成することを特徴とする請求項４記載の半
導体素子の製造方法。 - 【請求項６】 前記ゲート電極上に層間絶縁膜を形成す
る第４の工程を有し、前記第１のプラズマ処理工程後、
前記層間絶縁膜を形成し、次いで前記第２のプラズマ処
理を行なうことを特徴とする請求項４記載の半導体素子
の製造方法。 - 【請求項７】 前記第４の工程が、第１の層間絶縁膜を
形成する工程と、前記第１の層間絶縁膜の直上に第２の
層間絶縁膜を形成する工程とから成り、前記第１のプラ
ズマ処理工程後、前記第１の層間絶縁膜を形成し、次い
で前記第２のプラズマ処理を行なった後、前記第２の層
間絶縁膜を形成することを特徴とする請求項６記載の半
導体素子の製造方法。 - 【請求項８】 前記第１のプラズマ処理により、前記ゲ
ート絶縁膜中に、１×１０20個／cm3 以上の原子濃度で
水素原子を導入することを特徴とする請求項１記載の半
導体素子の製造方法。 - 【請求項９】 前記第２の工程で、テトラエトキシシラ
ン（ＴＥＯＳ）を用いるプラズマ気相成長法により、酸
化シリコンを主成分とするゲート絶縁膜を形成すること
を特徴とする請求項１記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28811598A JP4387477B2 (ja) | 1998-10-09 | 1998-10-09 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28811598A JP4387477B2 (ja) | 1998-10-09 | 1998-10-09 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114541A true JP2000114541A (ja) | 2000-04-21 |
| JP4387477B2 JP4387477B2 (ja) | 2009-12-16 |
Family
ID=17726008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28811598A Expired - Lifetime JP4387477B2 (ja) | 1998-10-09 | 1998-10-09 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4387477B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003015151A1 (en) * | 2001-08-02 | 2003-02-20 | Tokyo Electron Limited | Base material treating method and electron device-use material |
| KR100380154B1 (ko) * | 2001-06-29 | 2003-04-11 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
-
1998
- 1998-10-09 JP JP28811598A patent/JP4387477B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380154B1 (ko) * | 2001-06-29 | 2003-04-11 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| WO2003015151A1 (en) * | 2001-08-02 | 2003-02-20 | Tokyo Electron Limited | Base material treating method and electron device-use material |
| US7250375B2 (en) | 2001-08-02 | 2007-07-31 | Tokyo Electron Limited | Substrate processing method and material for electronic device |
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| Publication number | Publication date |
|---|---|
| JP4387477B2 (ja) | 2009-12-16 |
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