CN101055837A - 半导体装置的制造方法 - Google Patents

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Abstract

一种半导体装置的制造方法，包括：在基板上形成3层叠层膜并在其上形成作为掩模加工第1层的第1抗蚀剂图形，形成第1膜图形并在去除其后，利用第2抗蚀剂图形部分覆盖第1膜图形；通过蚀刻使露出的第1膜图形变细；去除第2抗蚀剂图形后以部分变细的第1膜图形为掩模加工第2层形成第2膜图形；利用第3抗蚀剂图形部分覆盖第2膜图形；蚀刻去除露出的区域的第1膜图形保留其下面的第2层的部分；去除第3抗蚀剂图形后在第2膜图形和保留的第2层的部分的侧壁部形成侧壁隔离物；形成侧壁隔离物后去除保留的第2层的部分；以第2膜图形和侧壁隔离物为掩模蚀刻第3层形成第3膜图形；形成第3膜图形后去除第2膜图形和侧壁隔离物保留第3膜图形。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法，特别涉及使用侧壁留置工艺(apattern forming process using sidewall spacers)高精度地形成细微图形的方法。
背景技术
半导体集成电路开发中的图形尺寸细微化的加速会在何处停止尚不得而知。细微化的推进依赖于光刻技术，估计今后也会持续一段时间。利用半间距表示的图形尺寸(HP)和用于实现它的曝光装置的波长(λ)和透镜数值孔径numerical aperture(NA)的关系，被表述为雷利(Rayleigh)公式(HP＝k1*λ/NA)。在图形尺寸根据市场要求(成本、装置性能)确定后，该公式中包含的参数k1成为表示实现它的光刻技术的困难程度(参数k1越小光刻越难)的值。
一般，基于光刻的图形尺寸的分辨界限为k1＝0.25，在k1低于0.275时，通过光刻形成图形极其困难。k1＜0.275的范围内的光刻，成为仅通过了光瞳面最外周两点的光在晶片上成像的较强的变形照明(off-axisillumination)的两光束干涉(two-beam coherence)。用于产生这种两光束干涉的照明光圈(illumination diaphragm)是所谓的偶极(dipole)。在这种较强的变形照明条件下，成为对象的最小图形间距以外的图形的分辨性极端恶化。因此，像偶极照明这样较强的变形照明与双重曝光技术一起使用的居多。
在双重曝光时，最小图形间距的形成使用偶极照明，最小间距以外的图形的形成使用如环状照明(annular illumination)那样较弱的变形照明，从而形成LSI图形整体。相比图形的随机性较强的逻辑装置(logicaldevice)，这种双重曝光技术更容易适用于最小图形间距只在存储单元部被规定的存储器装置。该情况时，利用如偶极照明那样较强的变形照明形成存储单元部，利用如环状照明那样较弱的变形照明技术形成除此以外的图形。
但是，半导体装置的细微化的加速也要求低于k1＜0.25的图形尺寸。在该范围中，要求形成比光刻能够形成的最小图形间距更加细微的图形间距。作为其方法之一，已经知道基于侧壁留置工艺的图形形成技术(例如，参照美国专利第6063688号公报)。如所述公报的图1～图8所示，在以后将成为虚设图形的第1膜上，通过光刻工序形成抗蚀剂图形。以抗蚀剂图形为掩模蚀刻第1膜，在形成虚设图形后将抗蚀剂剥离。然后，在虚设图形上堆积将成为侧壁的材料即第2膜。然后，通过RIE蚀刻第2膜，在虚设图形的侧壁上形成侧壁隔离物(spacer)。在剥离虚设图形后，以侧壁隔离物为掩模蚀刻被加工膜。此时，选择硬掩模作为被加工膜，通过使硬掩模变细(使线宽变狭小)可以形成更加细微的图形。最后剥离侧壁隔离物，完成基于侧壁留置工艺的图形形成。在使用硬掩模时，在蚀刻基底膜后剥离硬掩模。
作为侧壁留置工艺的特征，可以列举以下几点。
1)通过光刻形成的图形是设计间距的成倍的间距，即可以利用前第2～3代的曝光装置形成图形。
2)设计图形和光刻目标图形(虚设图形)不同。
3)能够形成整面相同的图形尺寸。
4)成为闭环图形。
5)尺寸精度仅由侧壁隔离物的膜厚确定，尺寸控制性高。
6)线边缘粗糙度较小。
集成电路图形不仅由最小线宽的图形，而且由各种线宽的图形形成。因此，上述的3)在形成复杂的集成电路图形时存在不足。作为在侧壁留置工艺中形成包括最小线宽的图形尺寸、而且形成最小线宽以外的图形的工艺，已提出各种方案(例如参照美国专利6475891号公报)。
但是，这些方案均属于划分最小线宽图形和除此以外的图形，利用不同掩模进行光刻的工艺(两次曝光(twice exposure)工艺)。因此，在最小线宽图形和除此以外的图形之间产生未对准(misalignment)现象。为了使该未对准不给装置带来影响，需要进行充分确保两个图形之间距离(未对准余量(alignment margin))的设计。该未对准余量将直接给装置的芯片尺寸带来影响，形成不必要的较大芯片，属于高成本工艺。
如上所述，侧壁留置工艺形成方法虽然具有各种优点，但由于形成整面相同的图形尺寸，所以在各种尺寸的图形混合存在时，需要对每种尺寸曝光，考虑到此时的未对准，在设计图形时需要留出余量，成为使芯片尺寸增大的原因。并且，在重复形成相同晶体管的图形中产生了未对准时，在将要形成的晶体管之间产生特性的不均衡，由于该特性不良导致成品率降低。
因此，期望实现抑制产生源于未对准的特性不均衡和芯片面积上的浪费，而且可以简化工艺的集成电路图形的形成方法。
发明内容
本发明的第一方式涉及的集成电路图形的制造方法，一种半导体装置的制造方法，包括：在被处理基板上形成包括第1层、第2层、第3层的叠层膜；在所述叠层膜上形成第1抗蚀剂图形；以所述第1抗蚀剂图形为掩模，加工作为所述叠层膜的最上层的所述第1层从而形成第1膜图形；在去除所述第1抗蚀剂图形后，利用第2抗蚀剂图形部分覆盖所述第1膜图形；通过蚀刻使从所述第2抗蚀剂图形露出的区域的所述第1膜图形变细；在去除所述第2抗蚀剂图形后，以部分变细的所述第1膜图形为掩模，加工所述第1层下面的所述第2层，形成包括所述第1层的部分和所述第2层的部分的第2膜图形；利用第3抗蚀剂图形部分覆盖所述第2膜图形；通过蚀刻去除从所述第3抗蚀剂图形露出的区域的所述第1膜图形，保留所述第1膜图形下面的所述第2层的部分；在去除所述第3抗蚀剂图形后，在所述第2膜图形和所保留的所述第2层的部分的侧壁部形成侧壁隔离物；在形成所述侧壁隔离物后，去除所保留的所述第2层的部分，然后以所述第2膜图形和所述侧壁隔离物为掩模，蚀刻所述第3层形成第3膜图形；以及在形成所述第3膜图形后，去除所述第2膜图形和所述侧壁隔离物，保留所述第3膜图形。
并且，本发明的第二方式涉及的集成电路图形形成方法，包括：在被处理基板上形成包括第1层、第2层、第3层的叠层膜；在所述叠层膜上形成第1抗蚀剂图形；以所述第1抗蚀剂图形为掩模，加工作为所述叠层膜的最上层的所述第1层从而形成第1膜图形；在去除所述第1抗蚀剂图形后，使所述第1膜图形变细；以所述第1膜图形为掩模，加工所述第1层下面的所述第2层，形成包括所述第1层的部分和所述第2层的部分的第2膜图形；形成部分覆盖所述第2膜图形的第2抗蚀剂图形；通过蚀刻去除从所述第2抗蚀剂图形露出的区域的第1膜图形，保留所述第1膜图形下面的所述第2层的部分；在去除所述第2抗蚀剂图形后，在所述第2膜图形和所保留的所述第2层的部分的侧壁部形成侧壁隔离物；在形成所述侧壁隔离物后，去除所保留的所述第2层的部分，然后以所述第2膜图形和所述侧壁隔离物为掩模，蚀刻所述第3层形成第3膜图形；在形成所述第3膜图形后，去除所述第2膜图形和所述侧壁隔离物，保留所述第3膜图形。
并且，本发明的第三方式涉及的集成电路图形形成方法，包括：包括：在被处理基板上形成包括第1层、第2层、第3层的叠层膜；在所述叠层膜上形成第1抗蚀剂图形；使所述第1抗蚀剂图形变细；以变细的所述第1抗蚀剂图形为掩模，加工作为所述叠层膜的最上层的所述第1层从而形成第1膜图形；以所述第1膜图形为掩模加工所述第2层，形成包括第1层的部分和第2层的部分的第2膜图形；在所述第2膜图形的侧壁形成侧壁隔离物；在所述侧壁隔离物形成后，形成部分覆盖所述第1膜图形的第2抗蚀剂图形；在所述第2抗蚀剂图形形成后，去除从所述第2抗蚀剂图形露出的所述第2膜图形；在去除所述第2抗蚀剂图形后，以所述第2膜图形和所述侧壁隔离物为掩模，蚀刻所述第3层形成第3膜图形；以及在所述第3膜图形形成后，去除所述第2膜图形和所述侧壁隔离物，保留所述第3膜图形。
附图说明
图1是普通NAND型闪存的等效电路图。
图2是用于说明两次曝光工艺中的未对准的NAND型闪存的剖面示意图。
图3是用于说明起因于上述未对准的特性变动的NAND型闪存的剖面示意图。
图4～图17是分阶段说明第1实施方式涉及的NAND型闪存的制造工序的剖面图。
图18～图27是分阶段说明第2实施方式涉及的NAND型闪存的制造工序的剖面图。
图28A～28D是说明本发明的实施方式中的掩模图形和完成时的栅极图形的关系的俯视图。
图29～图36是分阶段说明第3实施方式涉及的NAND型闪存的制造工序的剖面图。
图37是用于说明第4实施方式涉及的NAND型闪存的制造方法的俯视图。
图38和图39是用于说明第4实施方式涉及的NAND型闪存的其他制造工序的俯视图。
图40是用于说明本发明的效果的图。
具体实施方式
在说明本发明的实施方式之前，以NAND型闪存为例，具体说明两次曝光工艺的侧壁留置图形形成方法的问题。图1是NAND型闪存的1串(string)部分的等效电路图。采用在选择晶体管ST1、ST2之间设置串联连接的多个存储器单元MC的结构。在选择晶体管ST1、ST2的栅极分别连接选择栅极线SG1、SG2，在存储器单元MC的控制栅极连接字线(控制栅极线)WL1～WLn。选择晶体管ST1的源极·漏极中一方连接比特线BL，选择晶体管ST2的源极·漏极中一方连接源极线SL。
在实际的存储器IC中，多个上述NAND串在存储器单元部上排列成矩阵状，存储器单元的控制电路等配置在与存储器单元部相邻的周边电路部中。图2利用剖面图表示其一部分，将两个NAND串(但是仅图示了相对的端部)配置成为使得端部的选择晶体管ST相向，在虚线部的右侧描画周边电路部的1个晶体管的栅电极。这些晶体管的栅极结构具有公知的相同层结构。即，在半导体基板1上，通过光刻加工第1栅极绝缘膜2、第1多晶硅栅极膜(浮置栅极)3、第2栅极绝缘膜(栅极间绝缘膜)4、第2多晶硅栅极膜(控制栅极)5的叠层物，然后切割分开而形成。
如前面所述，在想要侧壁留置并形成叠层栅极时，只能形成相同图形尺寸的结构。因此，必须将光刻工序分开形成构成字线部(WL部)的存储器单元MC、选择晶体管ST、周边晶体管等。即，曝光工艺需要两次，需要留出光刻的未对准余量。产生未对准的部位如图2所示是WL部和选择栅极部(SG部)之间及WL部和周边部之间。
这样，像NAND闪存的栅极层这样，在将侧壁留置工艺适用于存储器单元阵列内存在WL部和SG部这种线宽不同的图形的装置时，前述问题非常严重。这是因为必须在芯片中面积占有率较大的存储器单元阵列部(通常为60～80％的面积占有率)中确保未对准余量，存储器单元面积的增大直接导致芯片尺寸增大。
在此，假定不能在存储器单元内确保未对准余量。如图3所示，存在相邻的选择栅极STa、STb(它们两个利用相同掩模制造，所以不存在相互位置的偏移)，与选择栅极STa相邻的存储器单元MCa会产生小于规定的间隔、与选择栅极STb相邻的存储器单元MCb会产生大于规定的间隔的未对准现象。以叠层栅极ST、MC为掩模，通过注入离子形成栅极/漏极扩散层d1、d2、d3等。掩模间的间隔越大，离子注入越深，所以扩散层的深度为d1＜d2、d3。扩散层的深度与向叠层栅极下面的扩散长度成比例，所以在比较WL部的存储器单元MCa的实效沟道长度Leff和存储器单元MCb的实效沟道长度Leff时，Leff(MCa)＞Leff(MCb)。另一方面，关于选择晶体管MTa，MTb的实效沟道长度Leff，Leff(STa)＞Leff(STb)。
以上只考察了实效沟道长度，但作为两次曝光工艺的问题点，还可以列举以下问题。
1)左右选择晶体管(STa、STb)的特性(Vth、Ion、Ioff)不对称。
2)左右第1个存储器单元(MCa、MCb)的晶体管特性(Vth、Ion、Ioff)不对称。
3)为了避免上述问题，将会产生单元内的面积增大的问题(需要增大SG-WL间距离)。
4)为了使MCa的晶体管特性与其他MC相符，需要调整离子注入工艺(工艺变复杂，需要两次注入离子等)。
5)关于WL部与周边部的未对准，如果想要避免未对准，则面积增大。
其中，关于1)、2)，由于减小MCb的实效沟道长度Leff，MCb的阈值电压下降，形成过度写入单元。这将增大读出时的阈值电压，使得NAND串不能导通，从而不能读出。为了避免这一点，需要4)那样的复杂工艺，最终成为高成本的工艺。本发明提供了这种问题的解决方案。
以下参照附图说明本发明的实施方式。
(第1实施方式)
图4～图17表示本发明的第1实施方式涉及的半导体集成电路装置的工艺流程。在本实施方式中，以NAND闪存的工艺流程为例进行说明。首先，在作为被处理基板的硅基板1上，层叠作为第1层的隧道氧化膜层2、作为浮置栅极的第1多晶硅层3、作为栅极间绝缘膜的高电介质层4、作为控制栅极的第2多晶硅层5，另外还堆积作为替化膜的氧化硅层(第2层)6和硬掩模层(第3层)7(图4)。
此处，作为高电介质层4使用Al2O3，氧化硅层6使用含硼玻璃(BSG)层。硬掩模7可以考虑相对BSG层可以获取蚀刻选择比的层、例如氮化硅层(SiN层)等。图中EI是在后面成为选择栅极(SG)部的部位中，用于使得浮置栅极3和控制栅极5得以电导通的开口部，预先通过光刻工序和蚀刻工序形成。
首先，在第1光刻工序中，在WL(字线)部、SG部、周边电路部形成抗蚀剂图形(第1掩模图形)(图5)。WL部中的抗蚀剂图形的图形间距P1和抗蚀剂尺寸L1，均是最终存储器单元(MC)晶体管图形(或WL)的间距P2和晶体管栅极长度L2的约2倍(参照后面的图17)。即，在WL部需要栅极长度为55nm的晶体管时，WL部的抗蚀剂宽度约为110nm，抗蚀剂图形间距约为220nm。SG部的抗蚀剂图形约为WL晶体管尺寸的1.5～4倍。周边电路部的抗蚀剂图形根据电路图形成为随机的图形尺寸。并且，抗蚀剂的膜厚约为200～400nm。
以该抗蚀剂图形8为掩模蚀刻底下的硬掩模层7，形成硬掩模7的图形(第2掩模图形)(图6)。作为蚀刻工艺一般采取各向异性蚀刻(RIE)。在图中示出蚀刻硬掩模7后剥离抗蚀剂8的状态。作为抗蚀剂剥离工艺，一般采取氧气氛围下的灰化(ashing)工艺(O2灰化)等。
然后，在第2光刻工序中，利用抗蚀剂9覆盖SG部、周边电路部的硬掩模图形，仅使WL部的硬掩模图形露出(图7)。此时的抗蚀剂9的膜厚比第1光刻工序中的抗蚀剂8的膜厚厚。然后，通过蚀刻工艺对所露出的硬掩模图形7进行细化处理(图8)。
此时的蚀刻工艺一般采取CDE法、湿式法等各向同性蚀刻工艺，该工艺根据硬掩模材料、细化量的控制性等确定。例如，在选择SiN膜作为硬掩模时，可以列举基于热磷酸的湿式蚀刻等。通过细化而变细的量，在WL部约是最终栅极长度的1/2(单侧)。即，在需要55nm的WL晶体管尺寸时，细化量单侧约为27.5nm。
在WL部的硬掩模的细化工艺结束后，剥离SG部、周边电路部的抗蚀剂图形9(图9)。作为抗蚀剂剥离工艺，一般采取氧气氛围下的灰化(ashing)工艺(O2灰化)等。
然后，以硬掩模图形7为掩模蚀刻底下的BSG掩模(图10)。作为蚀刻工艺一般采取各向异性蚀刻(RIE)。此时，SG部及周边电路部形成有尺寸与在第1光刻工序形成的抗蚀剂图形8大致相同的BSG图形6，WL部形成有尺寸约为在第1光刻工序形成的抗蚀剂图形8的1/2的BSG图形6’。在蚀刻BSG层6时，在BSG层6上保留有硬掩模7的条件下(相对硬掩模7的BSG层6的蚀刻选择性较大的蚀刻条件)进行蚀刻。
然后，在第3光刻工序，利用抗蚀剂(第3掩模图形)10覆盖SG部、周边电路部的硬掩模层7/BSG层6的叠层图形，仅使WL部的硬掩模层7/BSG层6’的叠层图形露出(图11)。此时的抗蚀剂10的膜厚比第1光刻工序中的抗蚀剂8的膜厚厚。并且，第3掩模图形可以使用与所述第2掩模图形相同的曝光掩模。
然后，通过蚀刻工艺只去除所露出的硬掩模7/BSG膜6’的叠层图形上的硬掩模7(图12)。此时的蚀刻工艺一般采取CDE法、湿式法等各向同性蚀刻工艺，该工艺根据硬掩模材料等确定。例如，在选择SiN膜作为硬掩模7时，可以列举基于热磷酸的湿式蚀刻等。
在去除WL部的硬掩模后，剥离抗蚀剂图形10(图13)。作为剥离抗蚀剂10的工艺，一般采取在氧气氛围下的灰化工艺(O2灰化)等。在截止到此的工序中，在WL部形成间距约为最终晶体管图形间距的2倍的BSG图形6’。另外，在SG部和周边电路部形成硬掩模7/BSG膜6的叠层图形。
然后，在这些图形的侧壁形成侧壁隔离物(第4膜)11(图14)。省略侧壁隔离物形成方法的具体说明，一般使用CVD法等在图形上堆积作为侧壁材料的氧化硅膜、氮化硅膜等的绝缘膜，通过基于RIE的蚀刻仅在侧壁上留有图形。
侧壁隔离物11的尺寸与侧壁材料的堆积膜厚大致一致，设定为与这一代NAND闪存的WL尺寸相同的值。例如，在需要55nm的WL晶体管尺寸时，把堆积膜厚设为55nm。侧壁隔离物11的尺寸与侧壁膜的堆积膜大致一致，所以尺寸控制性极高。然后，通过蚀刻去除露出于表面的BSG膜6’。该蚀刻一般采取公知的VPC法等。此时，BSG膜只在WL部被去除，SG部和周边电路部的BSG膜6被硬掩模7覆盖，所以BSG部6不被去除(图15)。
然后，WL部以侧壁隔离物11为掩模，SG部和周边电路部则以侧壁隔离物11、硬掩模7和BSG膜6为掩模，蚀刻加工成为基底的NAND闪存的栅极结构(隧道氧化膜2/第1多晶硅膜3/Al2O3膜4/第2多晶硅膜5)(图16)。
最后，通过蚀刻去除作为掩模的侧壁隔离物11、硬掩模图形7、BSG膜6(图17)。完成在SG部和WL部、周边电路部和WL部不存在未对准的图形。通过采取上述工序，不需要留出WL部与SG部或与周边部之间的未对准余量，可以制造单体存储器单元的特性均匀的NAND闪存。
(第2实施方式)
第2实施方式也以NAND闪存为例说明其他的工艺流程。首先，在硅基板(被处理基板)1上进行与第1实施方式的图4和图5相同的加工。即，WL部的抗蚀剂图形(第1掩模图形)8的图形间距与抗蚀剂尺寸，均是成为最终WL的晶体管图形的间距和晶体管(栅极长度)尺寸的大约2倍。即，在需要55nm的WL晶体管的尺寸时，WL部的抗蚀剂尺寸约为110nm，抗蚀剂图形间距约为220nm。SG部的抗蚀剂图形8约是WL晶体管尺寸的1.5～4倍。周边电路部的抗蚀剂图形8根据电路图形成为随机的图形尺寸。并且，抗蚀剂的膜厚约是200～400nm。
然后，如图18所示，以该抗蚀剂图形8为掩模蚀刻底下的硬掩模材料(第3膜)，形成硬掩模7的图形。作为蚀刻工艺，一般采取各向异性蚀刻(RIE)。在图中示出蚀刻硬掩模后剥离抗蚀剂的状态。作为抗蚀剂剥离工艺，一般采取氧气氛围下的灰化(ashing)工艺(O2灰化)等。
然后，通过蚀刻工艺对所露出的硬掩模图形7进行细化处理(图19)。此时的蚀刻工艺一般采取CDE法、湿式法等各向同性蚀刻工艺，该工艺根据硬掩模材料、细化量的控制性等确定。例如，在选择SiN膜作为硬掩模时，可以列举基于热磷酸的湿式蚀刻等。通过细化而变细的量约是最终WL的晶体管尺寸的1/2(单侧)。即，在需要55nm的WL晶体管尺寸时，细化量单侧约为27.5nm。
然后，以硬掩模图形7为掩模蚀刻底下的BSG层(第2层)6(图20)。作为蚀刻工艺一般采取各向异性蚀刻(RIE)。此时，WL部形成有尺寸约是在第1光刻工序形成的抗蚀剂图形8的1/2的BSG图形6。在蚀刻BSG图形6时，在BSG膜上保留有硬掩模的条件下(相对硬掩模7的BSG膜6的蚀刻选择性较大的蚀刻条件)进行蚀刻。
然后，在第2光刻工序，利用抗蚀剂(第2掩模图形)9覆盖SG部、周边电路部的硬掩模7/BSG膜6的叠层图形，仅使WL部的硬掩模7/BSG膜6’的叠层图形露出(图21)。此时的抗蚀剂9的膜厚比第1光刻工序中的抗蚀剂8的膜厚厚。
然后，通过蚀刻工艺只去除所露出的硬掩模7/BSG膜6’的叠层图形上的硬掩模7(图22)。此时的蚀刻工艺一般采取CDE法、湿式法等各向同性蚀刻工艺，该工艺根据硬掩模材料等确定。例如，在选择SiN膜作为硬掩模7时，可以列举基于热磷酸的湿式蚀刻等。在去除WL部的硬掩模后，剥离抗蚀剂图形(图23)。作为剥离抗蚀剂的工艺，一般采取在氧气氛围下的灰化工艺(O2灰化)等。在截止到此的工序中，在WL部形成间距约为最终晶体管图形间距的2倍的BSG图形。另外，在SG部和周边电路部形成硬掩模7/BSG膜6的叠层图形。
然后，在这些图形的侧壁形成侧壁隔离物(第4膜)11(图24)。关于侧壁隔离物11的形成方法与第1实施方式相同。然后，通过蚀刻去除露出于表面的BSG膜6’。该蚀刻一般采取公知的VPC法等。此时，BSG膜只在WL部被去除，SG部和周边电路部的BSG膜6被硬掩模7覆盖，所以BSG部6不被去除(图25)。
然后，WL部以侧壁隔离物11为掩模，SG部和周边电路部则以侧壁隔离物11、硬掩模7和BSG膜6为掩模，蚀刻加工作为基底的NAND闪存的栅极结构(隧道氧化膜2/第1多晶硅膜3/Al2O3膜4/第2多晶硅膜5)(图26)。最后，通过蚀刻去除作为掩模的侧壁隔离物11、硬掩模7和BSG膜6(图27)。完成在SG部和WL部、周边电路部和WL部不存在未对准的图形。
根据第2实施方式，可以利用比第1实施方式简单的工艺获得相同效果。
在此，以俯视图说明在上述实施方式中最初形成的抗蚀剂图形的尺寸与最终图形尺寸的关系。图28A是图5中的抗蚀剂8的示意俯视图，按照宽度L1、间距P1形成。图28B表示图8中的WL部细化后的硬掩模7的平面形状，形成为宽度L1/2、间距P1。图28C是在图14中形成有侧壁隔离物11的俯视图，侧壁隔离物11、BSG膜6的宽度、相邻侧壁隔离物11的间隔全部加工成为L1/2。图28D是在图17中形成有WL部的叠层栅极结构的状态的俯视图，叠层栅极的宽度(栅极长度)为L2＝L1/2、间距P2＝间距P1/2。
一般，栅极长度和栅极间隔的比值多设计为1∶1，但在实际产品水平中，优选控制在P2/P1＝0.4～0.6的范围内。
(第3实施方式)
第3实施方式也以NAND闪存为例说明其他的工艺流程。首先，在硅基板1上进行与第1实施方式的图4和图5相同的加工。
然后，如图29所示，通过蚀刻工艺对抗蚀剂图形8进行细化处理。此时的蚀刻工艺一般采取CDE法、湿式法等各向同性蚀刻工艺，也可以采取在防反射膜材料(以抑制来自基底的反射为目的而形成于抗蚀剂的正下方，未图示)的蚀刻中使用的RIE法的过度蚀刻。该工艺根据防反射膜材料、细化量的控制性等确定。通过细化而变细的量约是成为最终WL的晶体管尺寸的1/2(单侧)。即，在需要55nm的WL晶体管尺寸时，细化量单侧约为27.5nm。
然后，如图30所示，以该变细的抗蚀剂图形8为掩模蚀刻底下的硬掩模材料7，形成硬掩模的图形。作为蚀刻工艺一般采取各向异性蚀刻(RIE)。在图30中，表示在蚀刻硬掩模后剥离抗蚀剂的状态。作为剥离抗蚀剂的工艺，一般采取在氧气氛围下的灰化工艺(O2灰化)等。
然后，如图31所示，以硬掩模7为掩模蚀刻底下的BSG层6。作为蚀刻工艺一般采取各向异性蚀刻(RIE)。此时，SG部和周边电路部形成有对在第1光刻工序形成的抗蚀剂图形8减去通过细化而变细部分后的尺寸的BSG图形6，WL部形成有尺寸约是在第1光刻工序形成的抗蚀剂图形8的1/2的BSG图形6。在蚀刻BSG图形6时，在BSG膜上留有硬掩模的条件下(相对硬掩模的BSG膜6的蚀刻选择性较大的蚀刻条件)进行蚀刻。
然后，如图32所示，在这些图形的侧壁形成侧壁隔离物11。省略侧壁隔离物形成方法的具体说明，一般使用CVD法等以覆盖BSG图形6的方式堆积作为侧壁材料的氧化硅膜、氮化硅膜等的绝缘膜，通过基于RIE的蚀刻，只在BSG图形6的侧壁上保留绝缘膜。侧壁隔离物的水平方向的膜厚与侧壁材料的堆积膜厚大致一致，设定为与这一代的NAND闪存的WL尺寸相同的值。由于侧壁隔离物的水平方向的膜厚与侧壁膜的堆积膜大致一致，所以尺寸控制性极好。
然后，如图33所示，在第2光刻工序，利用抗蚀剂9覆盖包括SG部、周边电路部的硬掩模图形7的区域，仅使包括WL部的硬掩模图形7的区域露出。此时的抗蚀剂9的膜厚一般比第1光刻工序中的抗蚀剂8的膜厚厚。
然后，如图34所示，通过蚀刻工艺只去除所露出的区域的硬掩模7/BSG膜6’的叠层图形。此时的蚀刻工艺一般采取CDE法、湿式法等各向同性蚀刻工艺，该工艺根据硬掩模材料等确定。例如，在选择SiN膜作为硬掩模7时，可以列举基于热磷酸的湿式蚀刻等。在去除WL部的硬掩模7后，剥离抗蚀剂图形9。作为剥离抗蚀剂9的工艺，一般采取在氧气氛围下的灰化工艺(O2灰化)等。在截止到此的工序中，在WL部形成间距约为最终晶体管图形间距的2倍的侧壁隔离物11。另外，在SG部和周边电路部形成硬掩模7/BSG膜6的叠层+侧壁隔离物11。
然后，如图35所示，WL部以侧壁隔离物11为掩模，SG部和周边电路部则以侧壁隔离物11、硬掩模图形7和BSG膜6为掩模，蚀刻加工作为基底的NAND闪存的栅极结构(隧道氧化膜2/第1多晶硅膜3/高介质膜(Al2O3)4/第2多晶硅膜5)。最后，如图36所示，通过蚀刻去除作为掩模的侧壁隔离物11、硬掩模图形7和BSG膜6。
如上所述，根据第3实施方式，与第2实施方式相同，完成SG部和WL部、周边电路部和WL部不存在未对准的图形。
(第4实施方式)
图37～图39表示本发明的第4实施方式涉及的集成电路图形形成方法。通过侧壁留置工艺形成的图形属于闭环图形，所以为了形成集成电路图形必须切断线末端部的图形。
上述切断方法有两种。一种方法如图37所示，在通过光刻工序形成抗蚀剂图形12时，使WL部侧壁末端部和除此以外(SG部、周边电路部)的线末端部双方都露出。导入该光刻工序的时机优选在第1和第2实施方式记载工序流程中去除WL部的BSG膜掩模6’之后。露出侧壁图形11的部分通过蚀刻被去除。
另一种方法如图38所示，在通过光刻工序形成抗蚀剂图形13时，只露出WL部侧壁末端部，除此以外(SG部、周边电路部)的线末端部被抗蚀剂图形覆盖。通过使WL部以外的部分保留硬掩模7，不会形成闭环图形，所以WL部以外的线末端部也可以被抗蚀剂图形13覆盖。在进行这种末端部处理后，利用层间绝缘膜15填埋布线图形14，然后在布线图形14连接连接器16，经过这些工序形成图39所示的末端部图形。
图40表示以往的两次曝光方法(A类)、第1实施方式(B类)、第2或第3实施方式(C类)的方法的NAND串长度的比较结果。横轴为利用半间距(HP)表示的一代产品。
伴随细微化的加速，A类和B类、C类的NAND串长度的差异增大。其理由如下：NAND闪存的栅极图形具有虽然尺寸的细微化加速，但纵向(高度)的细微化没有进展的特点，纵横尺寸比也伴随细微化而提高。因此，虽然基于离子注入的装置特性的不对称性增大，但用于消除该影响的WL1-SG间距离的缩小没有随着产品换代而进行。
根据图40判明，在12nm产品中，本实施方式的方法(B类、C类)与两次曝光方法(A类)相比，串长度缩短约25％。该差异直接成为存储器单元面积的差异，如果乘以存储器单元占有率(通常为60～80％)，则得到芯片尺寸的差异，通过采用本方法，可以实现芯片尺寸减小，获得所期望的装置特性，而且工艺成本低的半导体集成装置。
根据本发明，可以提供一种抑制产生源于未对准的特性不均衡和芯片面积的浪费、而且可以简化工艺的集成电路图形的形成方法。
根据这里记述的说明，本发明的其他实施方式对本领域的专业人员来讲是显而易见的。本说明书和实施例仅被视作本发明的权利要求范围内的示例。在不偏离本发明的主旨的范围内本发明可以进行各种变形和修改。

Claims (19)

1.一种半导体装置的制造方法，包括：
在被处理基板上形成包括第1层、第2层、第3层的叠层膜；
在所述叠层膜上形成第1抗蚀剂图形；
以所述第1抗蚀剂图形为掩模，加工作为所述叠层膜的最上层的所述第1层从而形成第1膜图形；
在去除所述第1抗蚀剂图形后，利用第2抗蚀剂图形部分覆盖所述第1膜图形；
通过蚀刻使从所述第2抗蚀剂图形露出的区域的所述第1膜图形变细；
在去除所述第2抗蚀剂图形后，以部分变细的所述第1膜图形为掩模，加工所述第1层下面的所述第2层，形成包括所述第1层的部分和所述第2层的部分的第2膜图形；
利用第3抗蚀剂图形部分覆盖所述第2膜图形；
通过蚀刻去除从所述第3抗蚀剂图形露出的区域的所述第1膜图形，保留所述第1膜图形下面的所述第2层的部分；
在去除所述第3抗蚀剂图形后，在所述第2膜图形和所保留的所述第2层的部分的侧壁部形成侧壁隔离物；
在形成所述侧壁隔离物后，去除所保留的所述第2层的部分，然后以所述第2膜图形和所述侧壁隔离物为掩模，蚀刻所述第3层形成第3膜图形；以及
在形成所述第3膜图形后，去除所述第2膜图形和所述侧壁隔离物，保留所述第3膜图形。
2.根据权利要求1所述的半导体装置的制造方法，其中，利用第2抗蚀剂图形部分覆盖所述第1膜图形、和利用第3抗蚀剂图形部分覆盖所述第2膜图形，包括使用了相同曝光掩模的光刻。
3.根据权利要求1所述的半导体装置的制造方法，还包括：在形成所述侧壁隔离物后，以使利用所述侧壁隔离物形成的闭环的一部分露出的方式形成第4抗蚀剂图形；去除所露出的所述侧壁隔离物的一部分。
4.根据权利要求1所述的半导体装置的制造方法，其中，通过蚀刻使所述第1膜图形变细的步骤，包括使其变细为最小图形尺寸的0.4～0.6。
5.根据权利要求1所述的半导体装置的制造方法，其中，保留所述第3膜图形，包括形成多个晶体管，在由所述第2抗蚀剂图形部分覆盖的区域形成的所述晶体管的尺寸，大于在从所述第2抗蚀剂图形露出的区域形成的所述晶体管的尺寸。
6.根据权利要求1所述的半导体装置的制造方法，其中，保留所述第3膜图形，包括形成半导体存储器装置的图形，在由所述第2抗蚀剂图形部分覆盖的区域中包含所述半导体存储器装置的周边电路的晶体管，在从所述第2抗蚀剂图形露出的区域中包含所述半导体存储器装置的多个存储器晶体管。
7.根据权利要求6所述的半导体装置的制造方法，其中，所述半导体存储器装置是NAND型闪存，在由所述第2抗蚀剂图形部分覆盖的区域中包含所述NAND型闪存的选择晶体管。
8.一种半导体装置的制造方法，包括：
在被处理基板上形成包括第1层、第2层、第3层的叠层膜；
在所述叠层膜上形成第1抗蚀剂图形；
以所述第1抗蚀剂图形为掩模，加工作为所述叠层膜的最上层的所述第1层从而形成第1膜图形；
在去除所述第1抗蚀剂图形后，使所述第1膜图形变细；
以所述第1膜图形为掩模，加工所述第1层下面的所述第2层，形成包括所述第1层的部分和所述第2层的部分的第2膜图形；
形成部分覆盖所述第2膜图形的第2抗蚀剂图形；
通过蚀刻去除从所述第2抗蚀剂图形露出的区域的第1膜图形，保留所述第1膜图形下面的所述第2层的部分；
在去除所述第2抗蚀剂图形后，在所述第2膜图形和所保留的所述第2层的部分的侧壁部形成侧壁隔离物；
在形成所述侧壁隔离物后，去除所保留的所述第2层的部分，然后以所述第2膜图形和所述侧壁隔离物为掩模，蚀刻所述第3层形成第3膜图形；
在形成所述第3膜图形后，去除所述第2膜图形和所述侧壁隔离物，保留所述第3膜图形。
9.根据权利要求8所述的半导体装置的制造方法，还包括：在形成所述侧壁绝缘膜后，以使利用所述侧壁绝缘膜形成的闭环的一部分露出的方式形成第4抗蚀剂图形，去除所露出的所述侧壁隔离物的一部分。
10.根据权利要求8所述的半导体装置的制造方法，其中，通过蚀刻使从所述第2抗蚀剂图形露出的区域的所述第1膜图形变细的步骤，包括使其变细为最小图形尺寸的0.4～0.6。
11.根据权利要求8所述的半导体装置的制造方法，其中，保留所述第3膜图形，包括形成多个晶体管，在由所述第2抗蚀剂图形部分覆盖的区域形成的所述晶体管的尺寸，大于在从所述第2抗蚀剂图形露出的区域形成的所述晶体管的尺寸。
12.根据权利要求8所述的半导体装置的制造方法，其中，保留所述第3膜图形，包括形成半导体存储器装置的图形，在由所述第2抗蚀剂图形部分覆盖的区域中包含所述半导体存储器装置的周边电路的晶体管，在从所述第2抗蚀剂图形露出的区域中包含所述半导体存储器装置的多个存储器晶体管。
13.根据权利要求12所述的半导体装置的制造方法，其中，所述半导体存储器装置是NAND型闪存，在由所述第2抗蚀剂图形部分覆盖的区域中包含所述NAND型闪存的选择晶体管。
14.一种半导体装置的制造方法，包括：
在被处理基板上形成包括第1层、第2层、第3层的叠层膜；
在所述叠层膜上形成第1抗蚀剂图形；
使所述第1抗蚀剂图形变细；
以变细的所述第1抗蚀剂图形为掩模，加工作为所述叠层膜的最上层的所述第1层从而形成第1膜图形；
以所述第1膜图形为掩模加工所述第2层，形成包括第1层的部分和第2层的部分的第2膜图形；
在所述第2膜图形的侧壁形成侧壁隔离物；
在所述侧壁隔离物形成后，形成部分覆盖所述第1膜图形的第2抗蚀剂图形；
在所述第2抗蚀剂图形形成后，去除从所述第2抗蚀剂图形露出的所述第2膜图形；
在去除所述第2抗蚀剂图形后，以所述第2膜图形和所述侧壁隔离物为掩模，蚀刻所述第3层形成第3膜图形；以及
在所述第3膜图形形成后，去除所述第2膜图形和所述侧壁隔离物，保留所述第3膜图形。
15.根据权利要求14所述的半导体装置的制造方法，还包括：在形成所述侧壁绝缘膜后，以使利用所述侧壁隔离物形成的闭环的一部分露出的方式形成第3抗蚀剂图形，去除露出的所述侧壁隔离物的一部分。
16.根据权利要求14所述的半导体装置的制造方法，通过蚀刻使所述第1抗蚀剂图形变细的步骤，包括使其变细为最小图形尺寸的0.4～0.6。
17.根据权利要求14所述的半导体装置的制造方法，其中，保留所述第3膜图形，包括形成多个晶体管，在由所述第2抗蚀剂图形部分覆盖的区域形成的所述晶体管的尺寸，大于在从所述第2抗蚀剂图形露出的区域形成的所述晶体管的尺寸。
18.根据权利要求14所述的半导体装置的制造方法，其中，保留所述第3膜图形，包括形成半导体存储器装置的图形，在由所述第2抗蚀剂图形部分覆盖的区域中包含所述半导体存储器装置的周边电路的晶体管，在从所述第2抗蚀剂图形露出的区域中包含所述半导体存储器装置的多个存储器晶体管。
19.根据权利要求18所述的半导体装置的制造方法，其中，所述半导体存储器装置是NAND型闪存，在由所述第2抗蚀剂图形部分覆盖的区域中包含所述NAND型闪存的选择晶体管。
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