CN102543998A - 一种多晶硅串联二极管串及其制作方法 - Google Patents
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Abstract
本发明涉及半导体制造领域，具体涉及一种多晶硅串联二极管串及其制作方法。所述多晶硅串联二极管串，包括半导体衬底、设置在半导体衬底上的氧化层、设置在氧化层上的多晶硅层以及设置在多晶硅层上的第一金属引出和第二金属引出；多晶硅层为注入了P型杂质和N型杂质的、且P注入区与N注入区交替排列的具有PN结或PIN结结构的多晶硅二极管，多晶硅二极管通过第二金属引出连接形成多晶硅二极管串；第一金属引出与多晶硅二极管串一端的P注入区连接形成阳极；第二金属引出与多晶硅二极管串另一端的N注入区连接形成阴极。本发明具有良好的工艺兼容性，进一步减小寄生电容，控制正向开启及反向崩溃电压，满足各种器件的静电保护需求。
Description
技术领域
本发明涉及半导体制造领域，具体地说涉及一种多晶硅串联二极管串及其制作方法。
背景技术
在集成电路(IC)的整个生命周期中，从制造、封装、运输、装配，甚至在完成的IC产品中，都时刻面临着静电放电(静电保护)的冲击。当芯片的外部环境或者芯片内部累积的静电荷，通过芯片的管脚流入或流出芯片内部时，瞬间产生的电流(峰值可达数安培)或电压，就会损坏集成电路，使芯片功能失效。随着半导体行业的发展，特征尺寸进一步缩小，元件密度越来越大，电子元器件遭受静电损伤的可能性越来越大。
对于工业化生产并投入商业应用的电子产品来讲，具有片上静电防护能力是必要和必须的。静电保护设计有下列几个要求必须被满足：一是其必须具有一定静电保护能力，使被保护电路部分免于静电的损害；二是其对被保护电路部分产生的负面影响必须控制在可以忍受的范围内，如静电防护引入的载入电容、耦合噪声；三是必须有良好的工艺兼容性。因此需要设计一种多晶硅串联二极管串作为一种合适的静电保护器件，来满足上述要求。
发明内容
本发明的目的在于提供一种多晶硅串联二极管串，用于静电保护应用，具有良好的工艺兼容性，能满足基本的静电保护要求。
本发明的另一目的在于提供一种多晶硅串联二极管串的制作方法。
为了达到上述目的，本发明采用的技术方案为：
一种多晶硅串联二极管串，包括半导体衬底、设置在所述半导体衬底上的氧化层、设置在所述氧化层上的多晶硅层以及设置在所述多晶硅层上的第一金属引出和第二金属引出；
所述多晶硅层为注入了P型杂质和N型杂质的、且P注入区与N注入区交替排列的具有PN结或PIN结结构的多晶硅二极管，所述多晶硅二极管通过所述第二金属引出连接形成多晶硅二极管串；
所述第一金属引出与所述多晶硅二极管串一端的P注入区连接形成阳极；所述第二金属引出与所述多晶硅二极管串另一端的N注入区连接形成阴极。
上述方案中，所述半导体衬底为硅、碳化硅、砷化镓、氮化镓中的任意一种材料所制成。
上述方案中，所述氧化层为栅氧、场氧、STI层中的任意一种。
上述方案中，所述P型杂质和N型杂质注入的元素为硼、磷、砷中的任意一种。
上述方案中，所述第一金属引出为铝、铜及其化合物中的任意一种，所述第二金属引出为铝、铜及其化合物中的任意一种。
一种多晶硅串联二极管串的制作方法，包括以下步骤：
(1)提供半导体衬底，并在所述半导体衬底上形成氧化层；
(2)在所述氧化层上形成多晶硅层，对所述多晶硅层注入P型杂质和N型杂质，经退火形成P注入区与N注入区交替排列的具有PN结或PIN结结构的多晶硅二极管；
(3)将所述多晶硅二极管通过第二金属引出连接形成多晶硅二极管串，通过第一金属引出与所述多晶硅二极管串一端的P注入区连接形成阳极；通过所述第二金属引出与所述多晶硅二极管串另一端的N注入区连接形成阴极。
上述方案中，步骤(1)中所述半导体衬底为硅、碳化硅、砷化镓、氮化镓中的任意一种材料所制成。
上述方案中，步骤(1)中所述氧化层为栅氧、场氧、STI层中的任意一种。
上述方案中，步骤(2)中所述P型杂质和N型杂质注入的元素为硼、磷、砷中的任意一种。
上述方案中，步骤(2)中所述退火为高温快速退火、低温炉管退火中任意一种。
上述方案中，步骤(3)中所述第一金属引出为铝、铜及其化合物中的任意一种，所述第二金属引出为铝、铜及其化合物中的任意一种。
与现有技术方案相比，本发明采用的技术方案产生的有益效果如下：
本发明提供的多晶硅串联二极管串，是在器件的场氧层或栅氧层之上，淀积多晶硅层，并在其中注入P型及N型杂质，制成串联的多晶二极管，此多晶硅串联二极管串具有良好的工艺兼容性，能够集成在大部分普通CMOS及大功率高压器件如VDMOS、LDMOS和IGBT等，并且避免了串联过多二极管所致的达林顿效应。本发明相比于单个多晶二极管，多晶硅串联二极管串能够在维持一定静电保护能力的同时，进一步减小寄生电容，控制正向开启及反向崩溃电压，满足各种器件的静电保护需求。
附图说明
图1为本发明实施例提供的多晶硅串联二极管串的剖面结构示意图；
图2为将本发明应用于电路的一种结构示意图；
图3为将本发明应用于电路的另一种结构示意图。
具体实施方式
下面结合附图和实施例对本发明技术方案进行详细描述。
参见图1，本发明实施例提供的一种具有对称结构的多晶硅串联二极管串，包括半导体衬底(3)、设置在半导体衬底(3)上的氧化层(2)、设置在氧化层(2)上的多晶硅层(1)以及设置在多晶硅层(1)上的第一金属引出(4)和第二金属引出(5)。多晶硅层(1)为注入了P型杂质和N型杂质的、且P注入区与N注入区交替排列的具有PN结或PIN结结构的多晶硅二极管，多晶硅二极管通过第二金属引出(5)连接形成多晶硅二极管串；第一金属引出(4)与多晶硅二极管串另一端的P注入区连接形成阳极，第二金属引出(5)与多晶硅二极管串一端的N注入区连接形成阴极。
本实施例中，半导体衬底为硅、碳化硅、砷化镓、氮化镓中的任意一种材料所制成。
本实施例中，氧化层为栅氧、场氧、STI层中的任意一种。
本实施例中，P型杂质和N型杂质注入的元素为硼、磷、砷中的任意一种。
本实施例中，第一金属引出为铝、铜及其化合物中的任意一种，第二金属引出为铝、铜及其化合物中的任意一种。
本发明实施例还提供一种多晶硅串联二极管串的制造方法，包括如下步骤：在半导体衬底(3)上形成氧化层(2)，并在其上形成多晶硅层(1)，在氧化层(2)上形成多晶硅层(1)，对多晶硅层(1)注入P型和N型杂质，经退火形成P注入区与N注入区交替排列的具有PN结或PIN结结构的多晶硅二极管，分布如图1所示。将多晶硅二极管通过第二金属引出(5)连接形成多晶硅二极管串，将第二金属引出(5)与多晶硅二极管串一端的N注入区连接形成阴极；将第一金属引出(4)与多晶硅二极管串另一端的P注入区连接形成阳极，连接方式如图1所示。由此形成多晶二极管串之器件，经实验证明其工艺兼容性好，工艺实现难度低，静电保护保护能力衰退小，电容非常小且无达林顿管效应，开启与反向崩溃电压灵活可调，具有良好的应用前景。
本实施例中，退火为高温快速退火、低温炉管退火中任意一种。
本实施例所提供的方法还适用于P-I-N二极管串之变形。
图2为根据本发明的半导体结构的一个具体电路应用示意图。n个多晶二极管通过一定连接方式形成多晶二极管串(10)。多晶二极管串(10)与二极管(11)(12)共同形成对核心电路(13)的全芯片静电保护，可保护核心电路(13)免于遭受从VDD引脚(14)、信号引脚(15)、VSS引脚(16)引入的静电冲击。二极管(11)(12)包括体硅内及多晶硅内制成的各种二极管和二极管串。多晶二极管串(10)的正向开启电压Vcut-in(total)为n个多晶二极管之和，Vcut-in(total)＝Vcut-in(1)+Vcut-in(2)+L+Vcut-in(n)且应Vcut-in(total)＞VVDD-VVSS。
当有正电荷冲击信号引脚(15)时，静电电荷经由二极管(11)流入VDD引脚(14)；或经由多晶二极管串(10)和二极管(12)流入VSS引脚(36)。当有负电荷冲击信号引脚(15)时，静电电荷经由二极管(12)流入VSS引脚(16)；或经由多晶二极管串(10)和二极管(12)流入VDD引脚(14)。当有正电荷冲击VDD引脚(14)时，静电电荷经由多晶二极管串(10)流入VSS引脚(16)；或经由多晶二极管串(10)和二极管(11)流入信号引脚(15)。当有负电荷冲击VDD引脚(14)时，静电电荷经由多晶硅双极晶体管(10)流入VSS引脚(16)；或经由二极管(11)流入信号引脚(15)。当有正电荷冲击VSS引脚(16)时，静电电荷经由多晶二极管串(10)流入VDD引脚(14)；或经由二极管(12)流入信号引脚(15)。当有负电荷冲击VSS引脚(16)时，静电电荷经由多晶二极管串(10)流入VDD引脚(14)；或经由二极管(11)和多晶二极管串(10)流入信号引脚(15)。由此避免了静电电荷流入核心电路(13)，使其免于静电损伤。
图3为根据本发明的半导体结构的另一个具体改进电路应用示意图。
由n个多晶二极管(10)构成的多晶二极管串(11)作为NMOS(20)的开启控制装置。同样，多晶二极管串(11)的正向开启电压Vcut-in(total)为n个多晶二极管(11)之和，Vcut-in(total)＝Vcut-in(1)+Vcut-in(2)+L+Vcut-in(n)且应Vcut-in(total)＞VVDD-VVSS。无静电冲击时，NMOS(20)截止，VDD引脚(14)和VSS引脚(16)正常工作。静电冲击到来时，多晶二极管串(11)开启，电流流过电阻(17)，使得NMOS(20)栅压抬升而开启，从而泻放静电电荷达到静电保护目的。
本发明提供的多晶硅串联二极管串，是在器件的场氧层或栅氧层之上，淀积多晶硅层，并在其中注入P型及N型杂质，制成串联的多晶二极管，此多晶硅串联二极管串具有良好的工艺兼容性，能够集成在大部分普通CMOS及大功率高压器件如VDMOS、LDMOS和IGBT等，并且避免了串联过多二极管所致的达林顿效应。本发明相比于单个多晶二极管，多晶硅串联二极管串能够在维持一定静电保护能力的同时，进一步减小寄生电容，控制正向开启及反向崩溃电压，满足各种器件的静电保护需求。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (11)
1.一种多晶硅串联二极管串，其特征在于：包括半导体衬底、设置在所述半导体衬底上的氧化层、设置在所述氧化层上的多晶硅层以及设置在所述多晶硅层上的第一金属引出和第二金属引出；
所述多晶硅层为注入了P型杂质和N型杂质的、且P注入区与N注入区交替排列的具有PN结或PIN结结构的多晶硅二极管，所述多晶硅二极管通过所述第二金属引出连接形成多晶硅二极管串；
所述第一金属引出与所述多晶硅二极管串一端的P注入区连接形成阳极；所述第二金属引出与所述多晶硅二极管串另一端的N注入区连接形成阴极。
2.如权利要求1所述的多晶硅双极晶体管，其特征在于：所述半导体衬底为硅、碳化硅、砷化镓、氮化镓中的任意一种材料所制成。
3.如权利要求1所述的多晶硅双极晶体管，其特征在于：所述氧化层为栅氧、场氧、STI层中的任意一种。
4.如权利要求1所述的多晶硅双极晶体管，其特征在于：所述P型杂质和N型杂质注入的元素为硼、磷、砷中的任意一种。
5.如权利要求1所述的多晶硅双极晶体管，其特征在于：所述第一金属引出为铝、铜及其化合物中的任意一种，所述第二金属引出为铝、铜及其化合物中的任意一种。
6.一种多晶硅串联二极管串的制作方法，其特征在于，包括以下步骤：
(1)提供半导体衬底，并在所述半导体衬底上形成氧化层；
(2)在所述氧化层上形成多晶硅层，对所述多晶硅层注入P型杂质和N型杂质，经退火形成P注入区与N注入区交替排列的具有PN结或PIN结结构的多晶硅二极管；
(3)将所述多晶硅二极管通过第二金属引出连接形成多晶硅二极管串，通过第一金属引出与所述多晶硅二极管串一端的P注入区连接形成阳极；通过所述第二金属引出与所述多晶硅二极管串另一端的N注入区连接形成阴极。
7.如权利要求6所述的多晶硅双极晶体管，其特征在于，步骤(1)中所述半导体衬底为硅、碳化硅、砷化镓、氮化镓中的任意一种材料所制成。
8.如权利要求6所述的多晶硅双极晶体管，其特征在于，步骤(1)中所述氧化层为栅氧、场氧、STI层中的任意一种。
9.如权利要求6所述的多晶硅双极晶体管，其特征在于，步骤(2)中所述P型杂质和N型杂质注入的元素为硼、磷、砷中的任意一种。
10.如权利要求6所述的多晶硅双极晶体管，其特征在于，步骤(2)中所述退火为高温快速退火、低温炉管退火中任意一种。
11.如权利要求6所述的多晶硅双极晶体管，其特征在于，步骤(3)中所述第一金属引出为铝、铜及其化合物中的任意一种，所述第二金属引出为铝、铜及其化合物中的任意一种。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: BEIJING YANDONG MICROELECTRNIC CO.,LTD. Free format text: FORMER OWNER: INST OF MICROELECTRONICS, C. A. S Effective date: 20150710 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20150710 Address after: 100015 Beijing city Chaoyang District Dongzhimen West eight room Wanhong No. 2 West Street Applicant after: BEIJING YANDONG MICROELECTRONIC Co.,Ltd. Address before: 100029 Beijing city Chaoyang District Beitucheng West Road No. 3 Applicant before: Institute of Microelectronics of the Chinese Academy of Sciences |
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| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20120704 |